利用 FPGA 實(shí)現(xiàn)大型設(shè)計(jì)時(shí)，可能需要FPGA 具有以多個(gè)時(shí)鐘運(yùn)行的多重?cái)?shù)據(jù)通路，這種多時(shí)鐘FPGA 設(shè)計(jì)必須特別小心，需要注意最大時(shí)鐘速率、抖動、最大時(shí)鐘數(shù)、異步時(shí)鐘設(shè)計(jì)和時(shí)鐘/數(shù)據(jù)關(guān)系。設(shè)計(jì)過程中最重要的一步是確定要用多少個(gè)不同的時(shí)鐘，以及如何進(jìn)行布線，本文將對這些設(shè)計(jì)策略深入闡述。

　　FPGA 設(shè)計(jì)的第一步是決定需要什么樣的時(shí)鐘速率，設(shè)計(jì)中最快的時(shí)鐘將確定FPGA 必須能處理的時(shí)鐘速率。最快時(shí)鐘速率由設(shè)計(jì)中兩個(gè)觸發(fā)器之間一個(gè)信號的傳輸時(shí)間P 來決定，如果P 大于時(shí)鐘周期T，則當(dāng)信號在一個(gè)觸發(fā)器上改變后，在下一個(gè)邏輯級上將不會改變，直到兩個(gè)時(shí)鐘周期以后才改變，如圖1 所示。

　　傳輸時(shí)間為信號在第一個(gè)觸發(fā)器輸出處所需的保持時(shí)間加上兩級之間的任何組合邏輯的延遲，再加兩級之間的布線延遲以及信號進(jìn)入第二級觸發(fā)器的設(shè)置時(shí)間。無論時(shí)鐘速率為多少，每一個(gè)FPGA 設(shè)計(jì)所用的時(shí)鐘必須具有低抖動特性。抖動S 是觸發(fā)器的一個(gè)時(shí)鐘輸入到另一個(gè)觸發(fā)器的時(shí)鐘輸入之間的最大延遲。為使電路正常工作，抖動必須小于兩個(gè)觸發(fā)器之間的傳輸時(shí)間。