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      電子發(fā)燒友網(wǎng)>電子資料下載>C語言|源代碼>Cadence中Verilog語言參考使用教程免費(fèi)下載

      Cadence中Verilog語言參考使用教程免費(fèi)下載

      2020-06-10 | pdf | 2.50 MB | 次下載 | 3積分

      資料介紹

      本文檔的主要內(nèi)容詳細(xì)介紹的是Cadence中Verilog語言參考使用教程免費(fèi)下載。

      　　本手冊(cè)描述了Cadence Verilog-A語言，即Verilog AMS語言的模擬子集。使用Verilog-A，您可以創(chuàng)建和使用描述組件和系統(tǒng)的高級(jí)行為的模塊。這里給出的指導(dǎo)是為熟悉電路開發(fā)、設(shè)計(jì)和仿真以及高級(jí)編程語言（如C語言）的用戶設(shè)計(jì)的。

      　　Verilog-A語言是一種高級(jí)語言，它使用模塊來描述模擬系統(tǒng)及其組件的結(jié)構(gòu)和行為。使用Verilog-A的模擬語句，您可以描述各種保守系統(tǒng)和信號(hào)流系統(tǒng)，如電氣、機(jī)械、流體動(dòng)力學(xué)和熱力學(xué)系統(tǒng)。要描述系統(tǒng)，必須同時(shí)指定系統(tǒng)的結(jié)構(gòu)及其組件的行為。在帶有Spectre?電路模擬器的Verilog-A中，您可以定義不同級(jí)別的結(jié)構(gòu)。在最高級(jí)別，您可以在網(wǎng)絡(luò)列表中定義整個(gè)系統(tǒng)結(jié)構(gòu)。在較低、更具體的級(jí)別上，通過定義子模塊之間的互連來定義模塊的內(nèi)部結(jié)構(gòu)。要指定各個(gè)模塊的行為，可以定義它們的輸入和輸出信號(hào)之間的數(shù)學(xué)關(guān)系。定義系統(tǒng)的結(jié)構(gòu)和行為之后，模擬器從netlist和模塊中導(dǎo)出一組描述性的方程。然后，模擬器求解方程組以獲得系統(tǒng)響應(yīng)。
      ?

      Cadence Verilog C語言 PCB打樣 可制造性設(shè)計(jì) 可制造性設(shè)計(jì)分析
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