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時(shí)鐘信號是數(shù)字電路中的關(guān)鍵信號，它在模塊間傳遞的延時(shí)及相位偏移是衡量時(shí)鐘分布質(zhì)量好壞的重要指標(biāo)。隨著工藝尺寸的不斷縮小，集成電路正朝著片上系統(tǒng)的方向發(fā)展，芯片面積也不斷增加，然而芯片內(nèi)部各模塊間的互連延遲往往導(dǎo)致信號延遲的積累，并引起嚴(yán)重的時(shí)序錯(cuò)誤，甚至導(dǎo)致電路功能異常。為了消除芯片內(nèi)部各模塊間的時(shí)鐘延時(shí)，減小時(shí)鐘相位偏移，本文設(shè)計(jì)了一種低功耗、易實(shí)現(xiàn)的數(shù)字鎖相環(huán)。采用數(shù)字方式實(shí)現(xiàn)的延遲單元計(jì)數(shù)電路和延遲補(bǔ)償調(diào)整電路，代替了傳統(tǒng)DLL中用模擬方式實(shí)現(xiàn)的環(huán)路濾波器和壓控延遲鏈，并配合特定的控制邏輯電路，完成了時(shí)鐘延遲補(bǔ)償。在輸入時(shí)鐘頻率不變的情況下，只需一次調(diào)節(jié)即可實(shí)現(xiàn)輸入輸出時(shí)鐘同步，鎖定時(shí)間短，噪聲不會(huì)積累，抗干擾性好。
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