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隨著工藝尺度不斷縮小，器件常常需要多個電源。為了減小功耗和最大限度地提高性能，器件的核心部分一般趨向于在低電壓下工作。為了與傳統(tǒng)的器件接口，或與現(xiàn)有的I/O標(biāo)準(zhǔn)配合，I/O接口的工作電平往往與核心部分不同，一般都高于核心部分的工作電壓。器件通常支持電平各不相同 (1.8V、2.5V 或 3.3V)的多個I/O組件。為能重新配置器件或?qū)ζ骷匦?a target='_blank' class='arckwlink_none'>編程，通常還需要支持另外一個電源。顯然，這些電源間相互關(guān)聯(lián)，以及電源數(shù)量的增加，會大大增加板級電源管理的復(fù)雜性。
采用現(xiàn)場可編程門陣列 (FPGA)、數(shù)字信號處理器 (DSP) 和專用集成電路 (ASIC) 的設(shè)計可能需要4到5個，甚至更多的電源，需要按照預(yù)先設(shè)定的順序和電壓攀升率完成上電，從而避免諸如閉鎖、涌流或I/O口爭奪等問題。此外，許多應(yīng)用都要求上電順序和電壓攀升率可調(diào)節(jié)，以適應(yīng)不同的應(yīng)用情況。
為了滿足這些應(yīng)用要求，功率系統(tǒng)管理部分必須具備上電即用的能力，這樣，它才能對多個模擬電壓輸入進(jìn)行采樣和監(jiān)控。功率系統(tǒng)的管理器要基于系統(tǒng)需求，以適當(dāng)?shù)碾妷号噬薯樞騿佣鄠€電源。該管理器還需具靈活性，能調(diào)節(jié)出不同的上電順序和電壓攀升率，并記住上電順序和電壓攀升率控制中使用的參數(shù)。
采用現(xiàn)場可編程門陣列 (FPGA)、數(shù)字信號處理器 (DSP) 和專用集成電路 (ASIC) 的設(shè)計可能需要4到5個，甚至更多的電源，需要按照預(yù)先設(shè)定的順序和電壓攀升率完成上電，從而避免諸如閉鎖、涌流或I/O口爭奪等問題。此外，許多應(yīng)用都要求上電順序和電壓攀升率可調(diào)節(jié)，以適應(yīng)不同的應(yīng)用情況。
為了滿足這些應(yīng)用要求，功率系統(tǒng)管理部分必須具備上電即用的能力，這樣，它才能對多個模擬電壓輸入進(jìn)行采樣和監(jiān)控。功率系統(tǒng)的管理器要基于系統(tǒng)需求，以適當(dāng)?shù)碾妷号噬薯樞騿佣鄠€電源。該管理器還需具靈活性，能調(diào)節(jié)出不同的上電順序和電壓攀升率，并記住上電順序和電壓攀升率控制中使用的參數(shù)。
功率管理
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