前言
　　有時(shí)候我們需要進(jìn)行某一個(gè)特定量級(jí)的測(cè)量，但是噪聲或偶發(fā)干擾引起的數(shù)據(jù)錯(cuò)誤可能會(huì)影響測(cè)量。假設(shè)我們有一個(gè)參數(shù)測(cè)量電路，偶爾會(huì)記錄一個(gè)錯(cuò)誤數(shù)值，這時(shí)我們就要以某種方式對(duì)測(cè)量值進(jìn)行“過濾”，濾除記錄值中的錯(cuò)誤數(shù)值。
　　本文將介紹一個(gè)能夠在噪聲環(huán)境中減少或?yàn)V除偶發(fā)錯(cuò)誤測(cè)量值的數(shù)字電路。
　　智能移動(dòng)平均數(shù)
　　延遲線（DL）電路是一個(gè)廣為人知的概念，是一個(gè)可將電信號(hào)延遲一段時(shí)間的邏輯元件。從DDR SDRAM （雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器）到DLL（延遲鎖相環(huán)），延遲線的應(yīng)用范圍十分廣泛。在DL延遲線模塊內(nèi)，為生成一個(gè)確定性移相信號(hào)，我們需要設(shè)定邏輯元件的延時(shí)，并調(diào)整延時(shí)設(shè)置，以補(bǔ)償制程、電壓和溫度（PVT）對(duì)測(cè)量值的影響。
　　
　　圖1： 延遲線示例
　　圖 1給出一個(gè)預(yù)定數(shù)量的延遲單元構(gòu)成的延遲線電路和通過配置字實(shí)現(xiàn)的反饋通道（Dfb）的示例，通過延遲配置字，可以在Din引腳輸入信號(hào)和Dout引腳輸出信號(hào)之間設(shè)定所需 延時(shí)。每個(gè)延遲單元在Din和Dl兩個(gè)引腳之間生成固定的通道延時(shí)。
　　我們可以通過多種方式計(jì)算符合理想延遲要求的配置字，計(jì)算已知時(shí)鐘延長一個(gè)周期所需延遲單元的數(shù)量就是其中一種方法。確定一個(gè)延遲單元的延時(shí)不難。圖2所示是這種計(jì)算方法的原理；ClkIN 是已知時(shí)鐘信號(hào)，輸出是延長一個(gè)周期的ClkIN信號(hào)。這個(gè)模塊的輸出（延遲單元的數(shù)量）用于確定延遲線的配置，如圖1所示。
　　
　　圖2： 延遲配置字計(jì)算示例
　　如果噪聲或干擾在ClkIN上引起尖峰，測(cè)量精確度將會(huì)受到錯(cuò)誤數(shù)據(jù)的影響。眾所 周知，錯(cuò)誤的設(shè)置可能導(dǎo)致延遲線電路暫時(shí)性功能紊亂。假設(shè)在一段時(shí)間內(nèi)，參考周期比標(biāo)稱值小很多或大很多，輸入延長線的新計(jì)算值將會(huì)與以前的數(shù)值有很大差異。圖1所示的DL將會(huì)生成一個(gè)錯(cuò)誤信號(hào)，被隨機(jī)抖動(dòng)信號(hào)吸收。
　　圖3中的示例描述了當(dāng)參考時(shí)鐘ClkIN有一個(gè)大的峰對(duì)峰抖動(dòng)脈沖時(shí)所發(fā)生的情況，這時(shí)延遲單元數(shù)量的計(jì)算值不同于標(biāo)稱值。