許多高性能混合信號產(chǎn)品，如高速模數(shù)轉(zhuǎn)換器（ADC）和數(shù)模轉(zhuǎn)換器（DAC）、捷變射頻（RF）收發(fā)器、時(shí)鐘、專用集成電路（ASIC）和現(xiàn)場可編程門陣列（FPGA）等，需要超低噪聲、低壓差（LDO）線性穩(wěn)壓器來提供干凈電源，從而最大程度地提高信號鏈性能。對更多集成功能和更低功耗的高要求，使得這些大規(guī)?；旌闲盘柤呻娐罚↖C）的設(shè)計(jì)工藝尺寸越來越小（例如28 nm或更?。?，以便容納更多晶體管。這種趨勢同樣影響了電源要求。近年來，內(nèi)核電源電壓持續(xù)降低，但為了支持更多模擬或數(shù)字功能，負(fù)載電流顯著提高（例如3 A以上）。
　　在特定應(yīng)用中，要找到能同時(shí)滿足超低噪聲和高負(fù)載電流這兩個(gè)設(shè)計(jì)目標(biāo)的合適LDO穩(wěn)壓器是相當(dāng)困難的，因?yàn)槭袌錾系腖DO穩(wěn)壓器產(chǎn)品非常有限，即使有合適的器件，用戶也可能要支付額外的費(fèi)用。因此，針對高電流應(yīng)用，有時(shí)候?qū)DO穩(wěn)壓器并聯(lián)起來會(huì)很有利。在高負(fù)載應(yīng)用中，相比于單個(gè)LDO穩(wěn)壓器，并聯(lián)LDO穩(wěn)壓器具有許多優(yōu)勢，包括熱量和功率損耗會(huì)分配在多個(gè)LDO穩(wěn)壓器封裝上。另外，并聯(lián)LDO穩(wěn)壓器還能改善壓差，提高電源抑制比（PSRR）性能，因?yàn)榕c單個(gè)LDO穩(wěn)壓器相比，各LDO穩(wěn)壓器的工作電流更低。圖1所示為一個(gè)高性能混合信號產(chǎn)品的電源圖。兩個(gè)ADP1763器件并聯(lián)以提供內(nèi)核電壓，如圖1所示。
　　
　　圖1.混合信號產(chǎn)品電源圖
　　本應(yīng)用筆記介紹兩種并聯(lián)方法：無源和有源。對于無源并聯(lián)，兩個(gè)可調(diào)ADP1763器件通過鎮(zhèn)流電阻并聯(lián)在一起。對于有源并聯(lián)，一個(gè)低失調(diào)軌到軌放大器ADA4051-1調(diào)節(jié)ADP1763器件的輸出電壓，通過檢測兩個(gè)ADP1763器件的電流差來實(shí)現(xiàn)均流。實(shí)驗(yàn)測試結(jié)果顯示了兩種方法的優(yōu)點(diǎn)和缺點(diǎn)。
　　
　　目錄
　　修訂歷史
　　2016年10月—修訂版0：初始版
　　均流方法
　　一般而言，用戶簡單地將兩個(gè)LDO穩(wěn)壓器并聯(lián)是不能實(shí)現(xiàn)均流的，由于容差，兩個(gè)LDO穩(wěn)壓器的輸出電壓可能不匹配；比如LDO基準(zhǔn)電壓不同、反饋電阻不一致、印刷電路板（PCB）寄生特性不一致等。LDO穩(wěn)壓器的輸出電壓不匹配可能引起負(fù)載電流嚴(yán)重不平衡。在最不利情況下，它可能導(dǎo)致一個(gè)LDO承受大部分負(fù)載，從而觸發(fā)限流保護(hù)。
　　ADP1763是一款LDO線性穩(wěn)壓器，采用單輸入電源工作，輸入電壓低至1.1 V，無需外部偏置電源，提供高達(dá)3 A的輸出電流。ADP1763的輸出噪聲非常低，在100 Hz至100 kHz范圍內(nèi)僅有2 μV rms。ADP1763的超低輸出噪聲特性是通過如下方法實(shí)現(xiàn)的：LDO誤差放大器保持單位增益，并設(shè)置基準(zhǔn)電壓等于輸出電壓。單位增益架構(gòu)的優(yōu)勢是LDO輸出噪聲與輸出電壓設(shè)置無關(guān)。更多信息參見圖2。