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verilog hdl 詳細(xì)重點(diǎn)課件2
下表以優(yōu)先級順序列出了Verilog操作符。注意“與”操作符的優(yōu)先級總是比相同類型的“或”操作符高。本章將對每個操作符用一個例子作出解釋。
Verilog中的大小（size）與符號
Verilog根據(jù)表達(dá)式中變量的長度對表達(dá)式的值自動地進(jìn)行調(diào)整。
Verilog自動截斷或擴(kuò)展賦值語句中右邊的值以適應(yīng)左邊變量的長度。
當(dāng)一個負(fù)數(shù)賦值給無符號變量如reg時，Verilog自動完成二進(jìn)制補(bǔ)碼計算
將負(fù)數(shù)賦值給reg或其它無符號變量使用2的補(bǔ)碼算術(shù)。
如果操作數(shù)的某一位是x或z，則結(jié)果為x
在整數(shù)除法中，余數(shù)舍棄
模運(yùn)算中使用第一個操作數(shù)的符號
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