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隨著電路工藝設(shè)計(jì)技術(shù)的不斷發(fā)展 ，集成電路的邏輯設(shè)計(jì)變得越來越復(fù)雜 ，隨之對(duì)驗(yàn)證工作提 出了更高的要求 。由于投片 （tip—out）的費(fèi)用較高 ，很有必要在投片前對(duì)芯片設(shè)計(jì)進(jìn)行全面 、可信的驗(yàn)證 ，以盡量減少 “設(shè)計(jì)——測試——投片——調(diào)試——發(fā)現(xiàn) Bug修改設(shè)計(jì)”這一流程 的迭代次數(shù)。因此在集成 電路芯片的設(shè)計(jì)中 ，尤其是復(fù)雜邏輯設(shè)計(jì)中 ，對(duì)測試工作 的效率和可靠性提出了更高的要求。在傳統(tǒng)的驗(yàn)證方法中，也有將激勵(lì)隨機(jī)化 的方法 ，這樣可以用較少的測試代碼生成較多 、較全面的測試激勵(lì) 。這些方法減少了人為因素的干擾 ，能有效地提高驗(yàn)證 的工作效率和可靠性 。在 SystemVerilog中 ，強(qiáng)調(diào)在 驗(yàn)證 中使用可重用的驗(yàn)證 IP，包括如何生成 隨機(jī)化激勵(lì) 。對(duì)于如何盡可能地使用 已有 的驗(yàn)證 IP，以及編寫符合標(biāo)準(zhǔn) 的可重用驗(yàn)證組件 ，SystemVerilog提供了一整套 的機(jī)制 ，這使得符合規(guī)范的隨機(jī)化激勵(lì)組件能夠很好地在多個(gè)設(shè)計(jì)間復(fù)用 ，這更進(jìn)一步地提高了驗(yàn)證工作的效率和可靠
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