微電子技術(shù)和計(jì)算機(jī)技術(shù)的飛速發(fā)展，使得現(xiàn)代電子系統(tǒng)的設(shè)計(jì)和應(yīng)用進(jìn)入了—個(gè)全新的時(shí)代。系統(tǒng)芯片 SOC（System OnChip）從—個(gè)概念變成為現(xiàn)實(shí)，EDA技術(shù)已成為支撐電子設(shè)計(jì)的通用平臺(tái)，并走向支持系統(tǒng)級(jí)的設(shè)計(jì)發(fā)展 I］。Ver—ilogHDL是 一種在 C語言基礎(chǔ)上發(fā)展起來的優(yōu)秀的硬件描述語言，在 ASIC設(shè)計(jì)領(lǐng)域 占據(jù)了主導(dǎo)地位。VerilogHDL作為一種通用的標(biāo)準(zhǔn) EDA設(shè) 汁語言，在設(shè)計(jì)電子系統(tǒng)中有著廣泛的應(yīng)用。其中 PCM采編器就是一例。2PCM采編器的組成工作原理PCM采編器是一種常用的數(shù)字部件 ，主要用于遙測數(shù)據(jù)采集、格式打包和信源壓縮編碼等。然界和生活中的圖象和聲音都 是連續(xù)變化無間斷的模擬信號(hào)，而數(shù)字信號(hào)在時(shí)間、空間上都是離散的，要想進(jìn)行數(shù)字化傳輸，必須先轉(zhuǎn)化成為數(shù)字信號(hào)。簡單地講，其過程就是在符合抽樣定理的前提下，對(duì)模擬圖象和聲音采樣，再將時(shí)間離散化的信號(hào)按一定的量化間隔量化 ，完成幅度的離散化，然后 以特定規(guī)則編碼 ，最種形成數(shù)字信號(hào)。這就是信源數(shù)字編碼的過程。但此時(shí)的信號(hào)碼率過高（數(shù)字復(fù) 合 NTSC為 143Mbp8，數(shù) 字 復(fù) 合 PAL為177MbpS，數(shù)字分量 ITu—R601為 216MbpS（8比 特 ）或 270MbpS （10 比特 ），立 體 聲 為1-SMbpS），要經(jīng)過壓縮后方可能在給定的帶寬內(nèi)傳輸。信源壓縮編碼的目的就是去除信源中的冗余成分，提高傳輸效率。PCM采編器將采集來的數(shù)據(jù)加上同步碼 ，形成一定的幀格式 ，再進(jìn)行并／串轉(zhuǎn)換，形成 串行數(shù)據(jù)流送到其他的設(shè)備。PCM 采編器的結(jié)構(gòu)如圖 1PCM采編器的幀格式 ：幀長為 128字節(jié) ，長為 8位，碼率為 500kb／s，地址分配為：幀同步碼0，1路 ；模擬通道：2-100路；數(shù)字通道 ：101～127路；幀同步碼為 ：EB9