作者：吳均 ? ?一博科技高速先生團(tuán)隊(duì)隊(duì)長；文章來源：高速先生微信公眾號

關(guān)于等長與等時(shí)

繞線系列的第一篇文章發(fā)完之后，就開始準(zhǔn)備美國研討會(huì)，然后就是長達(dá)一個(gè)月的出差。終于有時(shí)間繼續(xù)這個(gè)話題了，先來看看之前大家的回復(fù)，我隱去了回復(fù)者的名字，只保留了答案：

游戲開始，大家直接回復(fù)高速先生本微信號，列舉下自己做過的，或者認(rèn)可的等長設(shè)計(jì)要求，之前的部分答復(fù)如下：

…… ……

之前也提過，現(xiàn)在流行重要的事情說三遍：

1. 等長從來都不是目的，系統(tǒng)要求的是等時(shí)……

2. 除了差分對內(nèi)的等時(shí)是為了相位之外，絕大多數(shù)的等時(shí)都是為了時(shí)序！

3. 為了時(shí)序而繞線，就一定要搞通時(shí)序關(guān)系，看懂時(shí)序圖

每次看到時(shí)序圖的時(shí)候，都會(huì)眼前一黑有沒有？

時(shí)序是大家非常頭痛，也覺得非常復(fù)雜的話題，所以高速先生小陳在之前的時(shí)序話題中試圖用兩對戀人的戀愛關(guān)系來解釋時(shí)序問題，繞口令式的比喻不知道有多少人真正看懂了？給我的感覺是80、90后們好像很快領(lǐng)悟了小陳的意思，而70后們普遍表示更暈了有沒有。

想把時(shí)序問題簡單講清楚，是一個(gè)巨大的挑戰(zhàn)，高速先生的精神就是迎難而上，前仆后繼。我的目標(biāo)是不給大家看復(fù)雜的時(shí)序圖，也不引用什么比喻聯(lián)想，讓大家簡單理解時(shí)序。

借用一張很好的圖，一下子看懂主要的三種時(shí)序系統(tǒng)（這里忽略應(yīng)用較少的內(nèi)同步時(shí)鐘系統(tǒng)）

并行總線包括了早期的共同時(shí)鐘和現(xiàn)在流行的源同步時(shí)鐘，然后就是串行總線。區(qū)分三種系統(tǒng)也很簡單，后續(xù)文章分別與大家一一道來。

共同時(shí)鐘時(shí)序

共同時(shí)鐘的并行總線，十幾年前的技術(shù)，跟不上高速設(shè)計(jì)的需求，但是現(xiàn)在還有一些應(yīng)用，比如常見的Local bus基本是共同時(shí)鐘總線。還有CPCI總線，PCIX總線，早期的SDRAM等。判斷是否共同時(shí)鐘總線的主要特征是：外部時(shí)鐘分配器（或者FPGA）分別送出時(shí)鐘線到發(fā)送與接收芯片。如下圖所示，能找到外部同步時(shí)鐘的，一定是共同時(shí)鐘總線。

共同時(shí)鐘總線的時(shí)序特點(diǎn)是，時(shí)鐘的上一個(gè)邊沿，發(fā)送芯片打出數(shù)據(jù)，然后在下個(gè)時(shí)鐘邊沿，接收芯片接收數(shù)據(jù)。為了簡化后面的理解，假定時(shí)鐘達(dá)到驅(qū)動(dòng)端和接收端的時(shí)間一致，也就是時(shí)鐘線等長（這也是最常規(guī)的設(shè)計(jì)思路）。

影響時(shí)序的因素有Tco，Tskew，Tjitter，Tcrosstalk……，看起來很復(fù)雜，簡單來說，只要滿足兩個(gè)條件，即可達(dá)成時(shí)序要求：

一個(gè)時(shí)鐘周期之內(nèi)，數(shù)據(jù)要完成從驅(qū)動(dòng)端發(fā)出，到達(dá)接收端，并有足夠的建立時(shí)間

第二個(gè)數(shù)據(jù)來到之前，前一個(gè)數(shù)據(jù)要有足夠的保持時(shí)間

滿足條件1，就要求Tclk能包容數(shù)據(jù)到達(dá)所需的是所有時(shí)間，這些時(shí)間包括了數(shù)據(jù)輸出延時(shí)（Tco），數(shù)據(jù)飛行時(shí)間（Tflighttime），數(shù)據(jù)保持時(shí)間要求（Tsu），以及所有七七八八影響時(shí)序的因素（Tcrosstalk，Tjitter……），并且所有這些因素都要取最惡劣情況。

• TPCB skew+Tclock skew +Tjitter +Tco data +Tflt data +Tsetup

滿足條件2，就是下個(gè)數(shù)據(jù)最快會(huì)在最小數(shù)據(jù)輸出延時(shí)（Tco min）加上最小數(shù)據(jù)飛行時(shí)間（Tflighttime min）之后達(dá)到，數(shù)據(jù)必須在下個(gè)數(shù)據(jù)達(dá)到之前有足夠的保持時(shí)間。

• Tco data +Tflt data +Tclock skew+Tpcb skew>Thold

真正設(shè)計(jì)的時(shí)候，我們需要從器件手冊查找相應(yīng)的數(shù)據(jù)來進(jìn)行時(shí)序計(jì)算。從理解角度來說，卻不用那么復(fù)雜。

0.3ns

上圖是一個(gè)實(shí)際案例計(jì)算后的結(jié)果，我們從中只要看懂兩個(gè)事情：

一、共同時(shí)鐘總線時(shí)序關(guān)系隨著TClk的減小，難度急劇加大。33M、66M的共同時(shí)鐘總線，適度關(guān)注拓?fù)浣Y(jié)構(gòu)和端接來保證信號質(zhì)量就夠了，不需要任何繞線。100M以上的共同時(shí)鐘總線時(shí)序開始變得緊張，133M以上的系統(tǒng)，建議一定要做時(shí)序分析，否則風(fēng)險(xiǎn)很大。

二、共同時(shí)鐘總線時(shí)序是對總長的要求，不是等長，借用Cadence Allegro的規(guī)則管理器來解釋，共同時(shí)鐘總線最合適的電子規(guī)則是Total Etch Length，而不是我們常用的各種Propagation Delay。

注：100M或者133M以上的時(shí)候，由于時(shí)序非常緊張，有可能通過控制外部時(shí)鐘Skew（布線或者調(diào)整寄存器）的方式來調(diào)節(jié)時(shí)序，這時(shí)對以上不等式兩邊進(jìn)行調(diào)整的過程中會(huì)涉及到總長的差異問題。但是也還是用Total Etch Length的規(guī)則來約束設(shè)計(jì)，而不是Propagation Delay

講了這么多，大家繼續(xù)暈菜有沒有？想把時(shí)序講簡單，是不是Mission Impossible？

還是簡單總結(jié)一下：

1. 共同時(shí)鐘總線時(shí)序關(guān)系隨著速率增加，時(shí)鐘周期減小，設(shè)計(jì)難度增加

2. 共同時(shí)鐘總線時(shí)序是對總長的要求，一般情況下可以理解為盡量走短；沒有等長要求

3. 如果因?yàn)闀r(shí)序調(diào)整的原因，需要繞線的時(shí)候，盡量保證長線不要繞的更長

4. 100M以上的共同時(shí)鐘總線，建議進(jìn)行時(shí)序計(jì)算，避免風(fēng)險(xiǎn)