時(shí)序分析是FPGA設(shè)計(jì)中永恒的話題，也是FPGA開發(fā)人員設(shè)計(jì)進(jìn)階的必由之路。慢慢來，先介紹時(shí)序分析中的一些基本概念。 1 時(shí)鐘相關(guān) 時(shí)鐘的時(shí)序特性主要分為抖動(dòng)(Jitter)、偏移(Skew)、占空比失真(Duty Cycle Distortion)3點(diǎn)。對(duì)于低速設(shè)計(jì)，基本不用考慮這些特征;對(duì)于高速設(shè)計(jì)，由于時(shí)鐘本身的原因造成的時(shí)序問題很普遍，因此必須關(guān)注。 2 時(shí)鐘抖動(dòng) (clock jitter) 理想的時(shí)鐘信號(hào)應(yīng)該是理想的方波，但是現(xiàn)實(shí)中的時(shí)鐘的邊沿變化不可能是瞬變的，它有個(gè) 從低到高 / 從高到低 的變化過程，如圖1所示。 常見的抖動(dòng)參數(shù)有3種 周期抖動(dòng)(Period Jitter)： 周期抖動(dòng)率(Period Jitter)測(cè)量時(shí)鐘輸出傳輸偏離其理想位置的最大偏離。Period Jitter代表周期差抖動(dòng)的上下邊界。 ? 周期差抖動(dòng)(cycle-to-cycle Jitter)： 周期差抖動(dòng)率(cycle-to-cycle jitter)是兩個(gè)相鄰周期的時(shí)間偏差。它總是小于周期抖動(dòng)(period jitter) ? 長期抖動(dòng)(Long-term Jitter)： 長期抖動(dòng)率如下圖(Long-Term Jitter)定義為一個(gè)時(shí)鐘沿相對(duì)于基準(zhǔn)周期時(shí)鐘沿經(jīng)過一段時(shí)間的延時(shí)之后，與其理想位置的偏離。此測(cè)量可以捕獲鎖相環(huán)低頻周期變化(緩慢的，頻率很低的)。長期抖動(dòng)對(duì)圖形、串行連接通訊系統(tǒng)、打印機(jī)和任何光柵掃描操作非常重要。