引 言

　　縱觀電子行業(yè)的發(fā)展，1992年只有40％的電子系統(tǒng)工作在30 MHz以上，而且器件多使用DIP、PLCC等體積大、引腳少的封裝形式；到1994年，已有50％的設(shè)計達(dá)到了50 MHz的頻率，采用PGA、QFP、RGA等封裝的器件越來越多；1996年之后，高速設(shè)計在整個電子設(shè)計領(lǐng)域所占的比例越來越大，100 MHz以上的系統(tǒng)已隨處可見，采用CS（線焊芯片級BGA）、FG（線焊腳距密集化BGA）、FF（倒裝芯片小間距BGA）、BF（倒裝芯片．BGA）、BG（標(biāo)準(zhǔn)BGA）等各種BGA封裝的器件大量涌現(xiàn)，這些體積小、引腳數(shù)已達(dá)數(shù)百甚至上千的封裝形式已越來越多地應(yīng)用到各類高速、超高速電子系統(tǒng)中。從IC芯片的發(fā)展及封裝形式來看，芯片體積越來越小、引腳數(shù)越來越多；同時，由于近年來IC工藝的發(fā)展，使得其速度也越來越高。這就帶來了一個問題，即電子設(shè)計的體積減小導(dǎo)致電路的布局布線密度變大，而同時信號的頻率還在提高，從而使得如何處理高速信號問題成為一個設(shè)計能否成功的關(guān)鍵因素。隨著電子系統(tǒng)中邏輯復(fù)雜度和時鐘頻率的迅速提高，信號邊沿不斷變陡，印刷電路板的線跡互連和板層特性對系統(tǒng)電氣性能的影響也越發(fā)重要。對于低頻設(shè)計，線跡互連和板層的影響可以不考慮，但當(dāng)頻率超過50 MHz時，互連關(guān)系必須考慮，而在*定系統(tǒng)性能時還必須考慮印刷電路板板材的電參數(shù)。因此，高速系統(tǒng)的設(shè)計必須面對互連延遲引起的時序問題以及串?dāng)_、傳輸線效應(yīng)等信號完整性（Signal Integrity，SI）問題。當(dāng)硬件工作頻率增高后，每一根布線網(wǎng)絡(luò)上的傳輸線都可能成為發(fā)射天線，對其他電子設(shè)備產(chǎn)生電磁輻射或與其他設(shè)備相互干擾，從而使硬件時序邏輯產(chǎn)生混亂。電磁兼容性（Electromagnetic Compatibility，EMC）的標(biāo)準(zhǔn)提出了解決硬件實(shí)際布線網(wǎng)絡(luò)可能產(chǎn)生的電磁輻射干擾以及本身抵抗外部電磁干擾的基本要求。

　　1 高速數(shù)字電路設(shè)計的幾個基本概念在高速數(shù)字電路中，由于串?dāng)_、反射、過沖、振蕩、地彈、偏移等信號完整性問題，本來在低速電路中無需考慮的因素在這里就顯得格外重要；另外，隨著現(xiàn)有電氣系統(tǒng)耦合結(jié)構(gòu)越來越復(fù)雜，電磁兼容性也變成了一個不能不考慮的問題。要解決高速電路設(shè)計的問題，首先需要真正明白高速信號的概念。高速不是就頻率的高低來說的，而是由信號的邊沿速度決定的，一般認(rèn)為上升時間小于4倍信號傳輸延遲時可視為高速信號。即使在工作頻率不高的系統(tǒng)中，也會出現(xiàn)信號完整性的問題。這是由于隨著集成電路工藝的提高，所用器件I／O端口的信號邊沿比以前更陡更快，因此在工作時鐘不高的情況下也屬于高速器件，隨之帶來了信號完整性的種種問題。

　　2 高速數(shù)字電路設(shè)計的基本要求在PCB設(shè)計中，電磁兼容性的分析也離不開布線網(wǎng)絡(luò)本身的信號完整性，主要分析實(shí)際布線網(wǎng)絡(luò)可能產(chǎn)生的電磁輻射和電磁干擾，以及電路板本身抵抗外部電磁干擾的能力，并且依據(jù)設(shè)計者的要求提出布局和布線時抑制電磁輻射和干擾的規(guī)則，作為整個PCB設(shè)計過程的指導(dǎo)原則。電磁輻射分析主要考慮PCB板與外部接口處的電磁輻射、PCB板中電源層的電磁輻射以及大功率布線網(wǎng)絡(luò)動態(tài)工作時對外的輻射問題。對于高速數(shù)字電路設(shè)計，尤其是總線上數(shù)字信號速率高于50 MHz時，以往采用集總參數(shù)的數(shù)學(xué)模型來分析EMC／EMI特性顯得無能為力，設(shè)計者們更趨向于采用分布離散參數(shù)的數(shù)學(xué)模型做布線網(wǎng)絡(luò)的傳輸線分析（TALC）。對于多塊PCB板通過總線連接而成的電子系統(tǒng)，還必須分析不同PCB板之間的電磁兼容性能。針對高速數(shù)字電路設(shè)計中的電磁兼容性和信號完整性問題，在進(jìn)行高速PCB板設(shè)計時需要從以下一些方面進(jìn)行考慮。