CMOS 模擬集成電路設(shè)計(jì)與傳統(tǒng)分立元件模擬電路設(shè)計(jì)最大的不同在于，所有的有源和無源器件都制作在同一襯底上，尺寸極其微小，無法再用電路板進(jìn)行設(shè)計(jì)驗(yàn)證。因此，設(shè)計(jì)者必須采用計(jì)算機(jī)仿真和模擬的方法來驗(yàn)證電路性能。模擬集成電路設(shè)計(jì)包括若干階段，圖一表示的是 CMOS 模擬集成電路設(shè)計(jì)的一般流程。

　　具體步驟如下：

　　1 系統(tǒng)規(guī)格定義 -》2 電路設(shè)計(jì) -》3 電路仿真模擬 -》4 版圖實(shí)現(xiàn) -》5 物理驗(yàn)證 -》6 參數(shù)提取后仿真 -》7 導(dǎo)出設(shè)計(jì)文件，流片 -》8 芯片制造 -》9 測(cè)試和驗(yàn)證。
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　　一個(gè)設(shè)計(jì)流程是從系統(tǒng)規(guī)格定義開始的，設(shè)計(jì)者在這個(gè)階段就要明確設(shè)計(jì)的具體要求和性能參數(shù)。下一步是對(duì)電路應(yīng)用模擬仿真的方法評(píng)估電路性能。這時(shí)可能要根據(jù)仿真結(jié)果對(duì)電路做進(jìn)一步改進(jìn)，反復(fù)進(jìn)行仿真。一旦電路性能的仿真結(jié)果能滿足設(shè)計(jì)要求，就需要進(jìn)行另一個(gè)主要設(shè)計(jì)工作——電路的版圖設(shè)計(jì)。版圖完成并經(jīng)過物理驗(yàn)證后需要將布局、布線形成的寄生效應(yīng)考慮進(jìn)去，再次進(jìn)行并經(jīng)過物理驗(yàn)證后需要將布局、布線形成的寄生修效應(yīng)考慮進(jìn)去，再次進(jìn)行計(jì)算機(jī)仿真。如果仿真結(jié)果也滿足設(shè)計(jì)要求就可以進(jìn)行制造了。與用分離器件設(shè)計(jì)模擬電路不同，集成化的模擬電路設(shè)計(jì)不能用單間線路板的方式進(jìn)行。隨著現(xiàn)在發(fā)展起來的電子設(shè)計(jì)自動(dòng)化技術(shù)，以上的設(shè)計(jì)步驟都是通過計(jì)算機(jī)輔助設(shè)計(jì)機(jī)型的。通過計(jì)算機(jī)模擬，可以在線路中的任何點(diǎn)監(jiān)測(cè)信號(hào)；可以將反饋回路打開；可以比較容易地修改線路。但是計(jì)算機(jī)模擬也存在一些限制。例如，模型的不完善，程序求解由于不收斂而得不到結(jié)果，等等。下面將詳細(xì)介紹設(shè)計(jì)流程中的各個(gè)階段。