先來(lái)談靜電放電(ESD: Electrostatic Discharge)是什么？這應(yīng)該是造成所有電子元器件或集成電路系統(tǒng)造成過(guò)度電應(yīng)力破壞的主要元兇。因?yàn)殪o電通常瞬間電壓非常高(>幾千伏)，所以這種損傷是毀滅性和永久性的，會(huì)造成電路直接燒毀。所以預(yù)防靜電損傷是所有IC設(shè)計(jì)和制造的頭號(hào)難題。 靜電，通常都是人為產(chǎn)生的，如生產(chǎn)、組裝、測(cè)試、存放、搬運(yùn)等過(guò)程中都有可能使得靜電累積在人體、儀器或設(shè)備中，甚至元器件本身也會(huì)累積靜電，當(dāng)人們?cè)诓恢榈那闆r下使這些帶電的物體接觸就會(huì)形成放電路徑，瞬間使得電子元件或系統(tǒng)遭到靜電放電的損壞(這就是為什么以前修電腦都必須要配戴靜電環(huán)托在工作桌上，防止人體的靜電損傷芯片)，如同云層中儲(chǔ)存的電荷瞬間擊穿云層產(chǎn)生劇烈的閃電，會(huì)把大地劈開(kāi)一樣，而且通常都是在雨天來(lái)臨之際，因?yàn)榭諝鉂穸却笠仔纬蓪?dǎo)電通到。 那么，如何防止靜電放電損傷呢？首先當(dāng)然改變壞境從源頭減少靜電(比如減少摩擦、少穿羊毛類毛衣、控制空氣溫濕度等)，當(dāng)然這不是我們今天討論的重點(diǎn)。 我們今天要討論的時(shí)候如何在電路里面涉及保護(hù)電路，當(dāng)外界有靜電的時(shí)候我們的電子元器件或系統(tǒng)能夠自我保護(hù)避免被靜電損壞(其實(shí)就是安裝一個(gè)避雷針)。這也是很多IC設(shè)計(jì)和制造業(yè)者的頭號(hào)難題，很多公司有專門設(shè)計(jì)ESD的團(tuán)隊(duì)，今天我就和大家從最基本的理論講起逐步講解ESD保護(hù)的原理及注意點(diǎn)。 靜電放電保護(hù)可以從FAB端的Process解決，也可以從IC設(shè)計(jì)端的Layout來(lái)設(shè)計(jì)，所以你會(huì)看到Prcess有一個(gè)ESD的option layer，或者Design rule里面有ESD的設(shè)計(jì)規(guī)則可供客戶選擇等等。當(dāng)然有些客戶也會(huì)自己根據(jù)SPICE model的電性通過(guò)layout來(lái)設(shè)計(jì)ESD， （一）制程上的ESD：要么改變PN結(jié)，要么改變PN結(jié)的負(fù)載電阻，而改變PN結(jié)只能靠ESD_IMP了，而改變與PN結(jié)的負(fù)載電阻，就是用non-silicide或者串聯(lián)電阻的方法了。 1、Source/Drain的ESD implant：因?yàn)槲覀兊腖DD結(jié)構(gòu)在gate poly兩邊很容易形成兩個(gè)淺結(jié)，而這個(gè)淺結(jié)的尖角電場(chǎng)比較集中，而且因?yàn)槭菧\結(jié)，所以它與Gate比較近，所以受Gate的末端電場(chǎng)影響比較大，所以這樣的LDD尖角在耐ESD放電的能力是比較差的(4kV)。但是這樣的話這個(gè)額外的MOS的Gate就必須很長(zhǎng)防止穿通(punchthrough)，而且因?yàn)槠骷灰粯恿?，所以需要單?dú)提取器件的SPICE Model。 2、接觸孔(contact)的ESD implant：在LDD器件的N+漏極的孔下面打一個(gè)P+的硼，而且深度要超過(guò)N+漏極(drain)的深度，這樣就可以讓原來(lái)Drain的擊穿電壓降低(8V-->6V)，所以可以在LDD尖角發(fā)生擊穿之前先從Drain擊穿導(dǎo)走從而保護(hù)Drain和Gate的擊穿。所以這樣的設(shè)計(jì)能夠保持器件尺寸不變，且MOS結(jié)構(gòu)沒(méi)有改變，故不需要重新提取SPICE model。當(dāng)然這種智能用于non-silicide制程，否則contact你也打不進(jìn)去implant。 3、SAB (SAlicide Block)：一般我們?yōu)榱私档蚆OS的互連電容，我們會(huì)使用silicide/SAlicide制程，但是這樣器件如果工作在輸出端，我們的器件負(fù)載電阻變低，外界ESD電壓將會(huì)全部加載在LDD和Gate結(jié)構(gòu)之間很容易擊穿損傷，所以在輸出級(jí)的MOS的Silicide/Salicide我們通常會(huì)用SAB(SAlicide Block)光罩擋住RPO，不要形成silicide，增加一個(gè)photo layer成本增加，但是ESD電壓可以從1kV提高到4kV。 4、串聯(lián)電阻法：這種方法不用增加光罩，應(yīng)該是最省錢的了，原理有點(diǎn)類似第三種(SAB)增加電阻法，我就故意給他串聯(lián)一個(gè)電阻(比如Rs_NW，或者HiR，等)，這樣也達(dá)到了SAB的方法。 （二）設(shè)計(jì)上的ESD：這就完全靠設(shè)計(jì)者的功夫了，有些公司在設(shè)計(jì)規(guī)則就已經(jīng)提供給客戶solution了，客戶只要照著畫(huà)就行了，有些沒(méi)有的則只能靠客戶自己的designer了，很多設(shè)計(jì)規(guī)則都是寫(xiě)著這個(gè)只是guideline/reference，不是guarantee的。一般都是把Gate/Source/Bulk短接在一起，把Drain結(jié)在I/O端承受ESD的浪涌(surge)電壓，NMOS稱之為GGNMOS (Gate-Grounded NMOS)，PMOS稱之為GDPMOS (Gate-to-Drain PMOS)。 以NMOS為例，原理都是Gate關(guān)閉狀態(tài)，Source/Bulk的PN結(jié)本來(lái)是短接0偏的，當(dāng)I/O端有大電壓時(shí)，則Drain/Bulk PN結(jié)雪崩擊穿，瞬間bulk有大電流與襯底電阻形成壓差導(dǎo)致Bulk/Source的PN正偏，所以這個(gè)MOS的寄生橫向NPN管進(jìn)入放大區(qū)(發(fā)射結(jié)正偏,集電結(jié)反偏)，所以呈現(xiàn)Snap-Back特性，起到保護(hù)作用。PMOS同理推導(dǎo)。 最后，ESD的設(shè)計(jì)學(xué)問(wèn)太深了，我這里只是拋磚引玉，專業(yè)的事交給專業(yè)的團(tuán)隊(duì)吧！ 文章來(lái)源： (mbbeetchina)