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本文利用形式化的方法對(duì)SystemVerilog的指稱(chēng)語(yǔ)義進(jìn)行研究，采用EBES(extended
bundle event structure)作為抽象模型，以便更好的描述SystemVerilog真并發(fā)的特點(diǎn)。我
們的主要工作是：首先，通過(guò)對(duì)SystemVerilog語(yǔ)言的認(rèn)真學(xué)習(xí)，從中抽取出一個(gè)盡可能多的包含其語(yǔ)法的真并發(fā)子集；其次，利用進(jìn)程代數(shù)LOTOS描述其基于EBES模型的指稱(chēng)語(yǔ)義，以提供一個(gè)準(zhǔn)確的、無(wú)二義性的SystemVerilog文檔，避免硬件設(shè)計(jì)中的邏輯性錯(cuò)誤。
bundle event structure)作為抽象模型，以便更好的描述SystemVerilog真并發(fā)的特點(diǎn)。我
們的主要工作是：首先，通過(guò)對(duì)SystemVerilog語(yǔ)言的認(rèn)真學(xué)習(xí)，從中抽取出一個(gè)盡可能多的包含其語(yǔ)法的真并發(fā)子集；其次，利用進(jìn)程代數(shù)LOTOS描述其基于EBES模型的指稱(chēng)語(yǔ)義，以提供一個(gè)準(zhǔn)確的、無(wú)二義性的SystemVerilog文檔，避免硬件設(shè)計(jì)中的邏輯性錯(cuò)誤。
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