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出一種以FPGA（EP1C12）作為控制核心，采用DDS（AD9850）+PLL（MC145152）數(shù)字頻率合成的跳頻信號(hào)發(fā)生器的實(shí)現(xiàn)方案，介紹了該信號(hào)發(fā)生器的硬件組成框圖及工作原理，并詳細(xì)描述了各個(gè)模塊的具體軟件實(shí)現(xiàn)。通過(guò)QuartusⅡ7.0仿真，并將相應(yīng)的程序加載到硬件平臺(tái)中，證明已達(dá)到設(shè)計(jì)目的。該跳頻信號(hào)源可在45.5MHz范圍內(nèi)實(shí)現(xiàn)全頻段跳頻。
出一種以FPGA（EP1C12）作為控制核心，采用DDS（AD9850）+PLL（MC145152）數(shù)字頻率合成的跳頻信號(hào)發(fā)生器的實(shí)現(xiàn)方案，介紹了該信號(hào)發(fā)生器的硬件組成框圖及工作原理，并詳細(xì)描述了各個(gè)模塊的具體軟件實(shí)現(xiàn)。通過(guò)QuartusⅡ7.0仿真，并將相應(yīng)的程序加載到硬件平臺(tái)中，證明已達(dá)到設(shè)計(jì)目的。該跳頻信號(hào)源可在45.5MHz范圍內(nèi)實(shí)現(xiàn)全頻段跳頻。
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