時(shí)序

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這里所說的時(shí)序其實(shí)就是指時(shí)序圖，又名序列圖、循序圖、順序圖，是一種UML交互圖。它通過描述對(duì)象之間發(fā)送消息的時(shí)間順序顯示多個(gè)對(duì)象之間的動(dòng)態(tài)協(xié)作。

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時(shí)序技術(shù)

高扇出信號(hào)線優(yōu)化技巧（上）

高扇出信號(hào)線 (HFN) 是具有大量負(fù)載的信號(hào)線。作為用戶，您可能遇到過高扇出信號(hào)線相關(guān)問題，因?yàn)閷⑺胸?fù)載都連接到 HFN 的驅(qū)動(dòng)程序需要使用大量布線...

2025-08-28 標(biāo)簽：負(fù)載寄存器信號(hào)線 2.4k 0

時(shí)序約束：不需要檢查的路徑

時(shí)序表示動(dòng)態(tài)規(guī)模或過程的時(shí)間演化。它們用于識(shí)別、建模和預(yù)測在離散時(shí)間間隔內(nèi)采樣的數(shù)據(jù)中的模式和行為。考慮使用時(shí)間表而不是 timeseries 對(duì)象，以...

2019-12-20 標(biāo)簽：數(shù)據(jù)時(shí)序 2.4k 0

FPGA基于線性迭代法的除法器設(shè)計(jì)

FPGA實(shí)現(xiàn)除法的方法有幾種，比如直接用/來進(jìn)行除法運(yùn)算，調(diào)用IP核進(jìn)行除法運(yùn)算，但這兩種方式都有個(gè)共同的問題——都是黑盒子，在進(jìn)行時(shí)序違例處理時(shí)，往往...

2023-07-04 標(biāo)簽：fpga 除法器時(shí)序 2.4k 0

數(shù)字設(shè)計(jì)FPGA應(yīng)用：阻塞與非阻塞

本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計(jì)、Verilog HDL語言及VIVADO的應(yīng)用，并循序漸進(jìn)...

2019-12-03 標(biāo)簽：fpga 時(shí)序 2.4k 0

如何在EDA工具中屏蔽冗余的違例信息

在進(jìn)行數(shù)字電路后仿真時(shí)，經(jīng)常會(huì)遇到很多時(shí)序?yàn)槔ǔ＿@些違例都是由網(wǎng)表中大量的時(shí)序檢查報(bào)出的。這些常見的時(shí)序檢查系統(tǒng)任務(wù)如下表所示：

2023-08-19 標(biāo)簽：仿真 eda 數(shù)字電路 2.3k 0

時(shí)序不滿足的典型案例及解決方法

原先的時(shí)序報(bào)告：根據(jù)時(shí)序報(bào)告中的路徑提示，在ILA的某個(gè)路徑上建立時(shí)間過長，而程序中并未例化ila的核，只是使用了chipscrop.。所以猜測是ch...

2022-08-22 標(biāo)簽：時(shí)鐘程序時(shí)序 2.3k 0

時(shí)序邏輯：FPGA/ASIC電路結(jié)構(gòu)

FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic B...

2019-12-02 標(biāo)簽：fpga asic 時(shí)序 2.3k 0

時(shí)序約束：輸入演示概念

約束有很多，并且總是有先后的，先約束哪些，再約束哪些，都有講究。按工程需要，定義好步驟，這樣就能一步一步約束，逐個(gè)思考，最終完成。

2019-12-20 標(biāo)簽：時(shí)序工程 2.3k 0

DRAM內(nèi)存操作與時(shí)序解析

在數(shù)字時(shí)代，DRAM（動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器）扮演著至關(guān)重要的角色。它們存儲(chǔ)著我們的數(shù)據(jù)，也承載著我們的記憶。然而，要正確地操作DRAM并確保其高效運(yùn)行，了...

2024-07-26 標(biāo)簽：DRAM 存儲(chǔ)器時(shí)序 2.3k 0

用TCL定制Vivado設(shè)計(jì)實(shí)現(xiàn)流程

今天推出Xilinx已發(fā)布的《Vivado使用誤區(qū)與進(jìn)階》系列：用TCL定制Vivado設(shè)計(jì)實(shí)現(xiàn)流程。

2023-05-05 標(biāo)簽：fpga Xilinx TCL 2.3k 0

MAXQ30微控制器的模塊化冪運(yùn)算時(shí)序

32位DeepCover安全微控制器（MAXQ1050、MAXQ1850和MAXQ1103）為執(zhí)行模塊化運(yùn)算提供硬件支持。這是使用稱為模塊化算術(shù)加速器 ...

2023-01-12 標(biāo)簽：微控制器總線時(shí)序 2.1k 0

靜態(tài)時(shí)序分析基礎(chǔ)與應(yīng)用連載（1）

在制程進(jìn)入深次微米世代之后，晶片（IC）設(shè)計(jì)的高復(fù)雜度及系統(tǒng)單晶片（SOC）設(shè)計(jì)方式興起。

2017-02-11 標(biāo)簽：時(shí)序靜態(tài)時(shí)序 2.1k 0

詳解時(shí)序路徑的相關(guān)概念

reg2reg路徑約束的對(duì)象是源寄存器（時(shí)序路徑的起點(diǎn)）和目的寄存器（時(shí)序路徑的終點(diǎn)）都在FPGA內(nèi)部的路徑。

2023-06-26 標(biāo)簽：fpga 寄存器時(shí)序 2.1k 0

Vivado Schematic中的實(shí)線和虛線有什么區(qū)別？

2023-06-06 標(biāo)簽：fpga 時(shí)序 Schematic 2.1k 0

時(shí)序約束--多時(shí)鐘

對(duì)于邏輯N而言，由clka產(chǎn)生數(shù)據(jù)，clkc采樣數(shù)據(jù)，在它們周期的最小公倍數(shù)內(nèi)，最嚴(yán)格的時(shí)序是3ns產(chǎn)生數(shù)據(jù)，在4ns采樣。只要保證最嚴(yán)格的情形下，電路...

2023-04-06 標(biāo)簽：分頻器時(shí)序 2.1k 0

使用Virtual Eval工具了解AD7124-4/8的時(shí)序性能

在這個(gè)演示視頻中，我們將使用Virtual Eval工具來了解AD7124-4/8的時(shí)序性能，并演示Virtual Eval工具的作用。

2023-09-07 標(biāo)簽：adc Virtual 時(shí)序 2.1k 0

時(shí)鐘域交匯相關(guān)處理錯(cuò)誤的根本原因分析

本篇博文中的分析是根據(jù)真實(shí)客戶問題撰寫的，該客戶發(fā)現(xiàn)在現(xiàn)場出現(xiàn)罕見的比特翻轉(zhuǎn), 本篇博文旨在演示用于縮小根本原因范圍以及修復(fù)此問題的部分調(diào)試技巧。

2022-08-02 標(biāo)簽：時(shí)序時(shí)鐘域 Vivado 1.9k 0

FlexSPI外設(shè)如何支持行列混合尋址存儲(chǔ)器

關(guān)于FlexSPI外設(shè)的lookupTable，之前寫過一篇非常詳細(xì)的文章《從頭開始認(rèn)識(shí)i.MX RT啟動(dòng)頭FDCB里的lookupTable》，這篇...

2022-10-13 標(biāo)簽：寄存器存儲(chǔ)器時(shí)序 1.9k 0

DFX設(shè)計(jì)如何分析

針對(duì)DFX設(shè)計(jì)，Vivado提供了命令report_pr_configuration_analysis，該命令會(huì)從設(shè)計(jì)復(fù)雜度、時(shí)鐘和時(shí)序等方面對(duì)其進(jìn)行分...

2023-11-09 標(biāo)簽：fpga 命令時(shí)序 1.9k 0

FlexSPI外設(shè)關(guān)于行列地址Memory支持

但是市面上也有一些特殊的存儲(chǔ)器（比如八線 HyperBus Flash/RAM， OctalRAM 等）采用了行列混合尋址方式，對(duì)于這類存儲(chǔ)器，我們?cè)?...

2022-10-14 標(biāo)簽：存儲(chǔ)器 Memory 時(shí)序 1.9k 0

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Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長寬，直插，貼片，焊盤的大小，管腳的長寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
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面包板是由于板子上有很多小插孔，專為電子電路的無焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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庫文件是計(jì)算機(jī)上的一類文件，提供給使用者一些開箱即用的變量、函數(shù)或類。庫文件分為靜態(tài)庫和動(dòng)態(tài)庫，靜態(tài)庫和動(dòng)態(tài)庫的區(qū)別體現(xiàn)在程序的鏈接階段：靜態(tài)庫在程序的鏈接階段被復(fù)制到了程序中；動(dòng)態(tài)庫在鏈接階段沒有被復(fù)制到程序中，而是程序在運(yùn)行時(shí)由系統(tǒng)動(dòng)態(tài)加載到內(nèi)存中供程序調(diào)用。使用動(dòng)態(tài)庫系統(tǒng)只需載入一次，不同的程序可以得到內(nèi)存中相同的動(dòng)態(tài)庫的副本，因此節(jié)省了很多內(nèi)存，而且使用動(dòng)態(tài)庫也便于模塊化更新程序。
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Altium Designer 是原Protel軟件開發(fā)商Altium公司推出的一體化的電子產(chǎn)品開發(fā)系統(tǒng)，主要運(yùn)行在Windows操作系統(tǒng)。這套軟件通過把原理圖設(shè)計(jì)、電路仿真、PCB繪制編輯、拓?fù)溥壿嬜詣?dòng)布線、信號(hào)完整性分析和設(shè)計(jì)輸出等技術(shù)的完美融合
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