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標(biāo)簽 > 時序
這里所說的時序其實就是指時序圖，又名序列圖、循序圖、順序圖，是一種UML交互圖。它通過描述對象之間發(fā)送消息的時間順序顯示多個對象之間的動態(tài)協(xié)作。
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FlexSPI外設(shè)關(guān)于行列地址Memory支持
但是市面上也有一些特殊的存儲器（比如八線 HyperBus Flash/RAM， OctalRAM 等）采用了行列混合尋址方式，對于這類存儲器，我們在 ...
該屬性會將每個驅(qū)動程序的扇出限制告知工具，并通過指示布局器了解扇出限制來指引該工具對高扇出的負(fù)載進(jìn)行分配。此屬性可同時應(yīng)用于 FF 與 LUT 驅(qū)動程序...
從WasmEdge運(yùn)行環(huán)境讀寫Rust Wasm應(yīng)用的時序數(shù)據(jù)
WebAssembly (Wasm) 正在成為一個廣受歡迎的編譯目標(biāo)，幫助開發(fā)者構(gòu)建可遷移平臺的應(yīng)用。最近 Greptime 和 WasmEdge 協(xié)作...
FPGA做IC的原型驗證，速度大概跑多少？很多ASIC運(yùn)行主頻遠(yuǎn)遠(yuǎn)高于FPGA，仿真能cover住嗎？
FPGA的數(shù)字信號處理：重寫FIR邏輯以滿足時序要求
在上一篇文章中（FPGA 的數(shù)字信號處理：Verilog 實現(xiàn)簡單的 FIR 濾波器）演示了在 Verilog 中編寫自定義 FIR 模塊的初始demo...
2023-06-09 標(biāo)簽：fpga存儲器數(shù)字信號處理 1.8k 0
針對普通時鐘系統(tǒng)存在著限制時鐘頻率的弊端，人們設(shè)計了一種新的時序系統(tǒng)，稱之為源同步時序系統(tǒng)。它最大的優(yōu)點(diǎn)就是大大提升了總線的速度，在理論上信號的傳送可以...
本篇博文中的分析是根據(jù)真實客戶問題撰寫的，該客戶發(fā)現(xiàn)不同操作系統(tǒng)間 QoR 性能存在差異。雖然可以理解賽靈思無法保證不同操作系統(tǒng)間的可重復(fù)性，正如&qu...
本文列出了FPGA設(shè)計中常見的十個錯誤。我們收集了 FPGA 工程師在其設(shè)計中犯的 10 個最常見錯誤，并提供了解決方案的建議和替代方案。本文假定讀者已...
2023-05-31 標(biāo)簽：fpgaFPGA設(shè)計RTL 1.7k 1
優(yōu)化FPGA（現(xiàn)場可編程門陣列）設(shè)計的性能是一個復(fù)雜而多維的任務(wù)，涉及多個方面和步驟。以下是一些關(guān)鍵的優(yōu)化策略： 一、明確性能指標(biāo) 確定需求 ：首先，需...
該條路徑包括了觸發(fā)器內(nèi)部clock-to-Q的延遲，觸發(fā)器之間的由組合邏輯造成的路徑延遲以及目標(biāo)觸發(fā)器的建立時間，其延時是數(shù)據(jù)從源觸發(fā)器開始，在下一個時...
當(dāng)你的FPGA設(shè)計不能滿足時序要求時，原因也許并不明顯。解決方案不僅僅依賴于使用FPGA的實現(xiàn)工具來優(yōu)化設(shè)計從而滿足時序要求，也需要設(shè)計者具有明確目標(biāo)和...
DS2的1624線時序規(guī)格與I2C不同。本應(yīng)用筆記詳細(xì)介紹了其中的區(qū)別。SDA不由DS1624內(nèi)部保持?？偩€主站有責(zé)任保持SDA，直到SCL的下降沿完成。
對于 Prometheus 生態(tài)的監(jiān)控系統(tǒng)，PromQL 是必備技能，本文著重點(diǎn)講解這個查詢語言，摻雜一些生產(chǎn)實踐場景，希望對你有所幫助。
2025-05-13 標(biāo)簽：監(jiān)控系統(tǒng)時序數(shù)據(jù)類型 1.5k 0
選項-complexity聚焦在設(shè)計的資源使用情況，會給出指定RP下各RM的資源使用情況，同時給出各RM之間相比各種資源使用量的最大值，這需要用到選項-...
自從 CubeMX 等圖像配置軟件的出現(xiàn)，同學(xué)們往往點(diǎn)幾下鼠標(biāo)就解決了單片機(jī)的配置問題。對于追求開發(fā)速度的業(yè)務(wù)場景下，使用快速配置軟件是合理的，高效的，...
在實際電路中存在兩種延遲，慣性延遲 (Inertial delay) 和傳導(dǎo)延遲 (Transport delay)。
本文聊聊“RQS_CLOCK-12”時鐘設(shè)置建議以及它如何幫助達(dá)成時序收斂
使用always_ff和在靈敏度列表中指定一個時鐘邊沿并不意味著過程中的所有邏輯都是時序邏輯。綜合編譯器將推斷出每個被非阻塞賦值的變量的觸發(fā)器。阻塞賦值...
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