verilog整數(shù)四則運(yùn)算的位寬考量簡(jiǎn)介

加、減 使用補(bǔ)碼時(shí)，加減法可以統(tǒng)一，因而對(duì)加減不加區(qū)分，對(duì)有無符號(hào)也不加以區(qū)分。

2023-06-06 標(biāo)簽：FPGA設(shè)計(jì)Verilog 2.3k 0

講解幾點(diǎn)關(guān)于FIFO IP核使用時(shí)的注意事項(xiàng)

FIFO？還是FIFO IP核？這也需要寫總結(jié)嗎？太容易了吧。如果我是一個(gè)正在處于面試找工作中的年輕人，肯定關(guān)注的是如何手撕FIFO，這也是當(dāng)時(shí)校招時(shí)候...

2023-06-21 標(biāo)簽：FPGA設(shè)計(jì)寄存器RAM 2.3k 0

動(dòng)態(tài)時(shí)鐘的使用

時(shí)鐘是每個(gè) FPGA 設(shè)計(jì)的核心。如果我們正確地設(shè)計(jì)時(shí)鐘架構(gòu)、沒有 CDC 問題并正確進(jìn)行約束設(shè)計(jì)，就可以減少與工具斗爭(zhēng)的時(shí)間。

2023-07-05 標(biāo)簽：FPGA設(shè)計(jì)寄存器CDC 2.3k 0

FPGA時(shí)序分析-建立時(shí)間和保持時(shí)間裕量都是inf怎么解決呢？

今天有個(gè)小伙伴遇到一個(gè)問題，就是在vivado里面綜合后看到的建立時(shí)間和保持時(shí)間裕量都是inf，我們來看看怎么解決這個(gè)問題。

2023-07-30 標(biāo)簽：fpgaFPGA設(shè)計(jì)寄存器 2.3k 0

FPGA設(shè)計(jì)流程

FPGA的設(shè)計(jì)流程主要包括HDL代碼編寫、RTL綜合、布局布線、靜態(tài)時(shí)序分析、生成下載文件。下面將逐一介紹各部分。下面是FPGA設(shè)計(jì)的流程圖。

2023-07-04 標(biāo)簽：fpgaFPGA設(shè)計(jì)HDL 2.3k 0

如何使用fpga實(shí)現(xiàn)數(shù)字基帶中環(huán)路延時(shí)估計(jì)

基于FPGA芯片Stratix II EP2S60F672C4設(shè)計(jì)實(shí)現(xiàn)了數(shù)字基帶預(yù)失真系統(tǒng)中的環(huán)路延遲估計(jì)模塊。該模塊運(yùn)用了一種環(huán)路延遲估計(jì)新方法，易于...

2018-12-19 標(biāo)簽：fpgaFPGA設(shè)計(jì) 2.3k 0

FSBL的數(shù)據(jù)段和代碼段如何連接？

搞懂?dāng)?shù)據(jù)段和代碼段是如何被鏈接成一個(gè)二進(jìn)制文件的，這應(yīng)該是每一個(gè)ARM程序員必須搞清楚的一個(gè)事情。

2023-07-06 標(biāo)簽：armFPGA設(shè)計(jì)存儲(chǔ)器 2.2k 0

如何設(shè)計(jì)一個(gè)參數(shù)化的數(shù)據(jù)選擇器

在FPGA設(shè)計(jì)中，大部分情況下我們都得使用到數(shù)據(jù)選擇器。并且為了設(shè)計(jì)參數(shù)化，可調(diào)，通常情況下我們需要一個(gè)參數(shù)可調(diào)的數(shù)據(jù)選擇器，比如M選1，M是可調(diào)的參數(shù)。

2023-11-20 標(biāo)簽：FPGA設(shè)計(jì)Verilog數(shù)據(jù)選擇器 2.2k 0

使用OSERDES發(fā)送高速串行數(shù)據(jù)

OSERDES實(shí)現(xiàn)并串轉(zhuǎn)換，只需要管發(fā)送并不需要管接收到的數(shù)據(jù)如何，所以它的操作相對(duì)于ISERDES來說簡(jiǎn)單；

2023-06-16 標(biāo)簽：FPGA設(shè)計(jì)DDRSDR 2.2k 0

FPGA設(shè)計(jì)經(jīng)驗(yàn)：邊沿檢測(cè)

在同步電路設(shè)計(jì)中，邊沿檢測(cè)是必不可少的！

2017-08-16 標(biāo)簽：FPGAFPGA設(shè)計(jì)邊沿檢測(cè) 2.2k 0

FPGA浮點(diǎn)數(shù)表示及計(jì)算機(jī)數(shù)值表示規(guī)則

定點(diǎn)數(shù)硬件實(shí)現(xiàn)簡(jiǎn)單，但表示的范圍有限，且部分的小數(shù)運(yùn)算IP核只支持浮點(diǎn)數(shù)運(yùn)算，因此這里還需要提到浮點(diǎn)數(shù)的相關(guān)內(nèi)容。

2023-06-16 標(biāo)簽：轉(zhuǎn)換器FPGA設(shè)計(jì)計(jì)算機(jī) 2.2k 0

Vivado Schematic中的實(shí)線和虛線有什么區(qū)別？

Vivado Schematic中的實(shí)線和虛線有什么區(qū)別？

2023-06-16 標(biāo)簽：FPGA設(shè)計(jì)Vivado 2.1k 0

CPLD與FPGA之間的區(qū)別在哪呢？

CPLD和FPGA都是由邏輯陣列模塊構(gòu)成的，但是CPLD的LAB基于乘積和宏單元，而FPGA的LAB使用基于LUT的邏輯單元。

2023-06-28 標(biāo)簽：FPGA設(shè)計(jì)D觸發(fā)器LUT 2.1k 0

如何正確使用in_system_ibert呢？

對(duì)應(yīng)的IP端口處也會(huì)出現(xiàn)相應(yīng)的端口，例如上圖選擇了2個(gè)Quad，也就是8個(gè)通道的串行收發(fā)器，那么對(duì)應(yīng)的drp接口就有8個(gè)。

2023-06-21 標(biāo)簽：收發(fā)器FPGA設(shè)計(jì)串行收發(fā)器 2.1k 0