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IC設計，Integrated Circuit Design，或稱為集成電路設計，是電子工程學和計算機工程學的一個學科，其主要內(nèi)容是運用專業(yè)的邏輯和電路設計技術設計集成電路。
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如何防止靜電放電損傷呢？首先當然改變壞境從源頭減少靜電(比如減少摩擦、少穿羊毛類毛衣、控制空氣溫濕度等)。
從coding的角度來看，DV的work load遠比DE要大，所以有些公司為了滿足deadline會要求de和dv要達到1:1.5（預算不足），乃至1...
在人工分解流程，設計工程師手動繪制兩張光罩層。分解的精確性是通過傳統(tǒng)的設計規(guī)則檢查（DRC）工具進行驗證的，比如檢查光罩間的間隔約束。但是，設計工程師必...
淺析24W開關電源芯片U6773D內(nèi)置5A 650V MOS
開關電源芯片U6773D內(nèi)置5A 650V 的MOS，支持準諧振降壓型LED恒流、恒壓輸出應用，僅需將SEL管腳短接到GND管腳即可。
所以3.0版本總共含有QSPI、I2C、UART、PMUX、ISP、DMA、JTAG、ICACHE、CNN、PWM和RISCV等11個模塊，涵蓋了協(xié)議類...
高扇出指的是一個邏輯單元驅(qū)動的邏輯單元過多。常見于寄存器驅(qū)動過多的組合邏輯單元。至于驅(qū)動多少邏輯單元算過多，需要根據(jù)工藝，后端實現(xiàn)情況以及芯片本身類型來決定。
在進行模塊設計時，我們經(jīng)常需要進行數(shù)據(jù)位寬的轉換，常見的兩種轉換場景有同步時鐘域位寬轉換和異步時鐘域位寬轉換。本文將介紹異步時鐘域位寬轉換
由于裸片通過TSV供電，后者在現(xiàn)有的 2D 設計中是不存在的，每個裸片的電壓降（IR）/ 電遷移（EM）可能會相互影響。為解決這一問題，我們同時分析了多...
先進封裝中架構的豐富性和失敗的高成本鼓勵器件設計流程和封裝廠之間更密切的合作。EDA 公司和 OSAT 正在開發(fā)協(xié)作設計工具集，以提高封裝性能、降低成本...
功耗分析和優(yōu)化在最近幾年逐漸引起了人們的重視，大多數(shù) IC 設計團隊現(xiàn)在都會為了功耗管理在自己的流程中納入功率管理步驟和工具。盡管如此，功耗分析任務往往...
這樣的設計基本沒有考慮到要復用和修理的問題，用壞了就再買新的——是這種設計的基本思想。你想真的拿成品中的“牛屎片”來做些別的設計嗎？
對計算資源的增加需求實際上與本地服務器的資本支出或安裝它們所需的時間不一致。面對成本壓力、不斷縮小的市場窗口和市場需求（更好的性能和更多的功能），本地存...
寫一個perl腳本，文件名叫test.pl，查找當前目錄下包含“abc”字符串的文件，將這些文件備份，備份名稱為在原名稱后加“_bak”。
自啟動可能很難實現(xiàn) - 了解穩(wěn)壓器和帶隙中的上電復位要求
電源排序是一個需要大量解釋的主題。多年前，當三端線性穩(wěn)壓器上市時，在具有正負電源軌的系統(tǒng)中發(fā)現(xiàn)了一個缺陷。如果相反的電壓軌首先出現(xiàn)，穩(wěn)壓器輸出將被拉向相...
IC設計知識點：verilog定位手段之關鍵信號統(tǒng)計
在IC設計中，進行需要對關鍵信號的特定狀態(tài)進行計數(shù)，方便debug時進行狀態(tài)判斷。如對流控、反壓等信號進行計數(shù)。有時候需要進行判斷，是高電平計數(shù)還是低電平計數(shù)。
當IC設計的規(guī)模越來越大，功能和復雜度越來越高時，不斷增加的功耗密度，成為了阻礙高性能芯片開發(fā)的一道壁壘。
IC設計中通?；谠O計時間線/業(yè)務線分為前端設計和后端實現(xiàn)，這個也是大家通常所能理解和接受的。
隨著技術的飛速發(fā)展，商業(yè)、工業(yè)、軍事及汽車等領域?qū)δ透邷丶呻娐罚↖C）的需求持續(xù)攀升?。高溫環(huán)境會嚴重制約集成電路的性能、可靠性和安全性，亟需通過創(chuàng)新...
我們在ASIC或FPGA系統(tǒng)設計中，常常會遇到需要在多個時鐘域下交互傳輸?shù)膯栴}，時序問題也隨著系統(tǒng)越復雜而變得更為嚴重。
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