數(shù)字IC驗(yàn)證之UVM概述

UVM提供了實(shí)現(xiàn) **覆蓋驅(qū)動驗(yàn)證（coverage-driven verification ，CDV）** 的框架。 CDV結(jié)合了自動測試向量生成，自...

2023-06-25 標(biāo)簽：IC設(shè)計(jì)UVMVerilog語言 3.7k 0

景芯SoC的Spyglass檢查

作為IC設(shè)計(jì)人員，熟練掌握數(shù)字前端語法檢查工具Spyglass的重要性不言而喻，本文講解景芯SoC的Spyglass檢查。

2023-08-15 標(biāo)簽：IC設(shè)計(jì)soc命令 3.7k 0

何謂芯片封裝 芯片封裝的功能 芯片封裝的幾種技術(shù)

提起芯片，大家應(yīng)該都不陌生。芯片，也就是IC（Integrated Circuit集成電路）作為一項(xiàng)高科技產(chǎn)業(yè)，是當(dāng)今世界上各個國家都大力發(fā)展研究的產(chǎn)業(yè)。

2023-07-28 標(biāo)簽：IC設(shè)計(jì)芯片封裝MCM 3.6k 0

華大九天物理驗(yàn)證EDA工具Empyrean Argus助力芯片設(shè)計(jì)

在芯片設(shè)計(jì)的流片之路充滿挑戰(zhàn)，物理驗(yàn)證EDA工具無疑是這“最后一公里”關(guān)鍵且不可或缺的利器。它通過設(shè)計(jì)規(guī)則檢查、版圖與原理圖一致性驗(yàn)證等關(guān)鍵流程，為IC...

2025-07-03 標(biāo)簽：IC設(shè)計(jì)芯片設(shè)計(jì)eda 3.6k 0

國產(chǎn)EDA“夾縫”生存 集成電路設(shè)計(jì)和制造流程

EDA有著“芯片之母”稱號，一個完整的集成電路設(shè)計(jì)和制造流程主要包括工藝平臺開發(fā)、集成電路設(shè)計(jì)和集成電路制造三個階段，三個設(shè)計(jì)與制造的主要階段均需要對應(yīng)...

2023-09-28 標(biāo)簽：集成電路IC設(shè)計(jì)西門子 3.5k 0

比較器的數(shù)字邏輯電路設(shè)計(jì)

在**數(shù)字 IC 設(shè)計(jì)**中，總是需要對一些數(shù)據(jù)進(jìn)行 **大小的比較** ，例如比較兩個或者三個以上的數(shù)據(jù)的大小，接著進(jìn)行排序，最終輸出等等。

2023-10-09 標(biāo)簽：IC設(shè)計(jì)比較器二進(jìn)制 3.5k 0

IC設(shè)計(jì)必須關(guān)注的時鐘抖動

時鐘抖動是相對于理想時鐘沿實(shí)際時鐘存在不隨時間積累的、時而超前、時而滯后的偏移稱為時鐘抖動,簡稱抖動

2023-11-08 標(biāo)簽：IC設(shè)計(jì)時鐘抖動數(shù)字示波器 3.5k 0

為什么需要時鐘門控？時鐘門控終極指南

時鐘門控（Clock Gating）** 是一種在數(shù)字IC設(shè)計(jì)中某些部分不需要時關(guān)閉時鐘的技術(shù)。這里的“部分”可以是單個寄存器、模塊、子系統(tǒng)甚至整個SoC。

2023-06-29 標(biāo)簽：寄存器IC設(shè)計(jì)SoC芯片 3.5k 0

芯片設(shè)計(jì)及使用的EDA工具介紹

機(jī)遇總是與挑戰(zhàn)并存，目前國內(nèi)在高端EDA工具研發(fā)方面，面臨著如Synopsys、Cadence和Mentor等國際EDA供應(yīng)商的巨大挑戰(zhàn)，即使是作為本土...

2024-01-18 標(biāo)簽：集成電路IC設(shè)計(jì)eda 3.4k 0

clock-gating的綜合實(shí)現(xiàn)

在ASIC設(shè)計(jì)中，項(xiàng)目會期望設(shè)計(jì)將代碼寫成clk-gating風(fēng)格，以便于DC綜合時將寄存器綜合成clk-gating結(jié)構(gòu)，其目的是為了降低翻轉(zhuǎn)功耗。

2023-09-04 標(biāo)簽：寄存器IC設(shè)計(jì)ASIC設(shè)計(jì) 3.4k 0

IGBT雙脈沖測試仿真過程描述

階段1(0—t1)：在此階段，柵極電流開始對柵電容CGE充電，但是VGE<Vth，溝道未開啟。

2023-07-12 標(biāo)簽：電感器IC設(shè)計(jì)IGBT 3.4k 0

如何通過優(yōu)化RTL減少功耗

對于功耗估算來說，架構(gòu)階段為時過早，物理設(shè)計(jì)階段為時已晚。有一種趨勢是在項(xiàng)目的RTL階段分析power hot spots。與后期分析相比，基于 RTL...

2024-04-05 標(biāo)簽：寄存器IC設(shè)計(jì)soc 3.4k 0

一顆芯片設(shè)計(jì)成型的主要四個部分

時序分析和驗(yàn)證時出現(xiàn)的錯誤可能需要反復(fù)重做前面幾步才能解決，是一個多次迭代優(yōu)化的過程。 下面我來仔細(xì)介紹一下這六個步驟。

2023-10-17 標(biāo)簽：asicIC設(shè)計(jì)芯片設(shè)計(jì) 3.4k 0

為什么需要復(fù)位樹？復(fù)位信號用什么電路產(chǎn)生？

復(fù)位信號在數(shù)字電路里面的重要性僅次于時鐘信號。對一個芯片來說，復(fù)位的主要目的是使芯片電路進(jìn)入一個已知的，確定的狀態(tài)。

2023-08-27 標(biāo)簽：電容器IC設(shè)計(jì)電源電壓 3.3k 0