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RTL在電子科學(xué)中指的是寄存器轉(zhuǎn)換級(jí)電路（Register Transfer Level）的縮寫，也叫暫存器轉(zhuǎn)移層次。

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rtl技術(shù)

work庫(kù)在VHDL中的特殊用法

VHDL 的一個(gè)強(qiáng)大功能是用庫(kù)來(lái)組織 RTL 的不同部分。通過(guò)使用庫(kù)，不同的設(shè)計(jì)人員可以做這個(gè)工程中自己負(fù)責(zé)的那部分工作，而不必?fù)?dān)心會(huì)在命名方面與其他設(shè)...

2023-08-19 標(biāo)簽：反相器 vhdl RTL 1.8k 0

如何將SystemVerilog斷言屬性和覆蓋屬性置于在設(shè)計(jì)上？

功能覆蓋、激勵(lì)生成和運(yùn)行管理是當(dāng)今功能驗(yàn)證的三大相互關(guān)聯(lián)的任務(wù)。其中，功能覆蓋率可以說(shuō)是最重要的，主要是因?yàn)楦采w率收斂是tape的主要標(biāo)準(zhǔn)。

2024-05-28 標(biāo)簽：寄存器數(shù)據(jù)傳輸計(jì)數(shù)器 1.8k 0

SoC的功能有多少可以通過(guò)FPGA原型驗(yàn)證平臺(tái)來(lái)驗(yàn)證？

我們當(dāng)然希望在項(xiàng)目中盡快準(zhǔn)備好基于FPGA原型驗(yàn)證的代碼，以便最大限度地為軟件團(tuán)隊(duì)和RTL驗(yàn)證人員帶來(lái)更客觀的收益。

2023-03-28 標(biāo)簽：fpga asic soc 1.8k 0

UVM設(shè)計(jì)模式之狀態(tài)模式介紹

軟件設(shè)計(jì)中，F(xiàn)SM(Finite-State Machine)分為3部分：狀態(tài)（State)，事件（Event)，動(dòng)作（Action)。

2023-08-22 標(biāo)簽：RTL UVM 狀態(tài)機(jī) 1.8k 0

聊聊例化寄存器型的RTL編碼設(shè)計(jì)

邏輯和互聯(lián)更加清晰，更接近于底層電路實(shí)現(xiàn)對(duì)工具友好。同時(shí)我的習(xí)慣是用xx_d、xx_q、xx_en來(lái)命名信號(hào)，那么在寫邏輯時(shí)，代碼中用到了xx_q我就會(huì)...

2023-11-10 標(biāo)簽：寄存器芯片設(shè)計(jì)RTL 1.8k 0

淺談RTL中常見的bug

在你們的工作中都遇到過(guò)哪些bug呢？下面這些你見過(guò)沒(méi)？

2023-07-15 標(biāo)簽：寄存器仿真時(shí)鐘 1.8k 0

在SpinalHDL中如何將ROM的初始化放置在RTL文件中？

在默認(rèn)情況下，SpinalHDL在生成代碼時(shí)會(huì)同時(shí)生成一個(gè)bin文件及一個(gè)RTL代碼文件。在RTL代碼中，會(huì)通過(guò)readmemb函數(shù)來(lái)載入初始化內(nèi)容

2023-04-01 標(biāo)簽：ROM HDL RTL 1.8k 0

HLS中組合電路對(duì)設(shè)計(jì)的影響

該項(xiàng)目通過(guò)一個(gè)示例演示了 HLS 中組合電路對(duì)設(shè)計(jì)的影響。

2023-11-03 標(biāo)簽：邏輯電路 asic RTL 1.8k 0

如何對(duì)傳統(tǒng)的非DFX設(shè)計(jì)進(jìn)行調(diào)試呢？

對(duì)傳統(tǒng)的非DFX設(shè)計(jì)進(jìn)行調(diào)試時(shí)，一個(gè)重要環(huán)節(jié)是插入ILA（Integrated Logic Analyzer，集成邏輯分析儀）。

2023-08-10 標(biāo)簽：處理器 VHDL語(yǔ)言 RTL 1.7k 0

如何優(yōu)化FPGA HLS設(shè)計(jì)呢？

用工具用 C 生成 RTL 的代碼基本不可讀。以下是如何在不更改任何 RTL 的情況下提高設(shè)計(jì)性能。

2023-10-30 標(biāo)簽：arm 濾波器 FPGA設(shè)計(jì) 1.7k 0

功能驗(yàn)證在設(shè)計(jì)中的重要性

當(dāng)一家公司決定研發(fā)一款芯片時(shí)，起初架構(gòu)師和幾位頂層設(shè)計(jì)一起創(chuàng)建一些需求、規(guī)范文檔。

2023-04-15 標(biāo)簽：fpga 加速器 RTL 1.7k 0

從Verilog PLI到SystemVerilog DPI的演變過(guò)程

寫過(guò)Verilog和systemverilog的人肯定都用過(guò)系統(tǒng)自定義的函數(shù)$display，這是預(yù)定好的，可以直接調(diào)用的功能。

2023-05-16 標(biāo)簽：Verilog C語(yǔ)言 RTL 1.7k 0

把算法用RTL實(shí)現(xiàn)該怎么做？

“把算法用RTL實(shí)現(xiàn)，怎么做？” 這個(gè)問(wèn)題，對(duì)于芯片設(shè)計(jì)工程師、芯片算法工程師、FPGA工程師來(lái)講，是非常重要的問(wèn)題。算法時(shí)代來(lái)臨，學(xué)習(xí) 將算法轉(zhuǎn)化...

2023-06-02 標(biāo)簽：fpga 芯片 RTL 1.7k 0

一文帶你了解Python的使用

各位ICer對(duì)面向?qū)ο蟮恼Z(yǔ)言Python想必并不陌生，作為繼Perl之后最知名，且一直持續(xù)保持著版本更新的腳本語(yǔ)言

2023-05-23 標(biāo)簽：TCL RTL URL 1.7k 0

你想自己設(shè)計(jì)一個(gè)FPGA IP嗎！

開發(fā)和驗(yàn)證 FPGA IP 不僅僅是編寫 HDL，而是需要更多的思考。讓我們來(lái)看看如何做吧！

2023-10-16 標(biāo)簽：fpga 寄存器 IP 1.7k 0

FPGA設(shè)計(jì)中經(jīng)常犯的10個(gè)錯(cuò)誤

本文列出了FPGA設(shè)計(jì)中常見的十個(gè)錯(cuò)誤。我們收集了 FPGA 工程師在其設(shè)計(jì)中犯的 10 個(gè)最常見錯(cuò)誤，并提供了解決方案的建議和替代方案。本文假定讀者已...

2023-05-31 標(biāo)簽：fpga FPGA設(shè)計(jì)RTL 1.7k 1

在RTL編碼書寫中如何考慮時(shí)延與布線的問(wèn)題呢？

分if-else,case 的各種情況分開討論,主要目的是將分支支路中晚到的信號(hào)放到離輸出最近的一級(jí)中

2023-06-27 標(biāo)簽：FPGA設(shè)計(jì)比較器 RTL 1.6k 0

在SpinalHDL里在頂層一鍵優(yōu)化Stream/Flow代碼生成

? ? 在SpinalHDL里在頂層一鍵優(yōu)化代碼中Stream/Flow代碼生成的payload，fragment。難看的代碼 ? ????來(lái)看一段代...

2023-12-14 標(biāo)簽：HDL RTL 代碼 1.6k 0

對(duì)DUT輸入定向或隨機(jī)的激勵(lì)

TestBench即測(cè)試平臺(tái)，是為了檢驗(yàn)待測(cè)設(shè)計(jì)（design under test，DUT）而搭建的驗(yàn)證環(huán)境。

2023-02-24 標(biāo)簽：RTL DUT 1.6k 0

SV線程的使用和控制

module (模塊）作為SV從Verilog繼承過(guò)來(lái)的概念，自然地保持了它的特點(diǎn)除了作為RTL模型的外殼包裝和實(shí)現(xiàn)硬件行為，在更高層的集成層面，模塊...

2023-10-21 標(biāo)簽：Verilog 時(shí)鐘 RTL 1.6k 0

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