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      rtl

      rtl

      +關(guān)注1人關(guān)注

      RTL在電子科學(xué)中指的是寄存器轉(zhuǎn)換級電路（Register Transfer Level）的縮寫，也叫暫存器轉(zhuǎn)移層次。

      文章：357個 瀏覽：62699次 帖子：97個

      rtl技術(shù)

      和大家聊聊IC芯片驗證中的風(fēng)險

      第一個，spec 理解錯誤。這個問題比較致命。有些bug是designer理解錯了spec導(dǎo)致的，然后dv也理解錯了，最終導(dǎo)致bug沒有驗證出來。

      2022-10-17 標(biāo)簽：RTLIC芯片 2.5k 0

      我的第二個UVM代碼—連接interface

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      寫testbench最最核心的部分就是發(fā)激勵，今天用一個簡單的示例來介紹如何在uvm里給RTL發(fā)激勵。

      2023-06-15 標(biāo)簽：存儲器仿真器RTL 2.5k 0

      講一講芯片設(shè)計中的verilog是什么

      相信不少人都聽過verilog這個詞，今天我就想講一講我所理解的verilog是什么。

      2023-12-04 標(biāo)簽：寄存器芯片設(shè)計Verilog 2.5k 0

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      本文介紹了在 AMD Vivado? Design Tool 中用工程模式使用 DFX 流程以及需要注意的地方。在使用 DFX 工程模式的過程中要把具體...

      2024-04-17 標(biāo)簽：TCLRTLVivado 2.5k 0

      帶skew的時序計算基礎(chǔ)分析

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      組合邏輯的延遲Tc，從FF1/CK到FF1/Q的延遲為Tq，定義Treal = Tq + Tc，從建立時間和保持時間這兩個標(biāo)準(zhǔn)去考察Treal。

      2023-12-01 標(biāo)簽：RTL觸發(fā)器時序分析 2.4k 0

      RTL代碼明明存在于filelist指向路徑下，為何VCS編譯始終找不到？

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      并不是因為上述.vh代碼不存在，而是由于^M換行符的存在造成的錯誤。gvim怎么顯示^M換行符呢？這里介紹幾種方法。

      2024-03-18 標(biāo)簽：DoSRTL 2.4k 0

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      RTL建模中廣泛使用的運算符是條件運算符，也稱為三元運算符，該運算符用于在兩個表達(dá)式之間進(jìn)行選擇——表5-2列出了用于表示條件運算符的重點。

      2023-02-09 標(biāo)簽：建模RTL運算符 2.4k 0

      什么是自動時鐘門控結(jié)構(gòu)呢？關(guān)于自動時鐘門控的解析

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      每次作為面試官問一些RTL功耗優(yōu)化的問題時候，都會希望聽到一個答案：優(yōu)化了RTL的clk-gating比例。

      2023-12-04 標(biāo)簽：寄存器RTL觸發(fā)器 2.3k 0

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      前面分別介紹了偶數(shù)和奇數(shù)分頻（即整數(shù)分頻），接下來本文介紹小數(shù)分頻。

      2023-03-23 標(biāo)簽：脈沖分頻器時鐘 2.3k 0

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      在verilog中雖然沒有system verilog的assertion，但是我們依舊可以使用display打印檢查各類錯誤，在RTL級的仿真中能夠快...

      2023-08-27 標(biāo)簽：芯片設(shè)計仿真器RTL 2.3k 0

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      2023-06-06 標(biāo)簽：fpga復(fù)用器多路復(fù)用 2.3k 0

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      經(jīng)過幾周的更新，SV核心部分用戶自定義類型和包內(nèi)容已更新完畢，接下來就是RTL表達(dá)式和運算符。

      2022-11-03 標(biāo)簽：硬件編程RTL 2.3k 0

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      看下面一段代碼，第四個else if 分支中的數(shù)據(jù)信號DATA_is_late_arriving延時比較高，要怎么處理，將電路的性能提高？

      2023-06-05 標(biāo)簽：RAM比較器加法器 2.3k 0

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      SystemVerilog 接口的開發(fā)旨在讓設(shè)計中層級之間的連接變得更加輕松容易。 您可以把這類接口看作是多個模塊共有的引腳集合。

      2024-03-04 標(biāo)簽：RTL時鐘信號CLK 2.3k 0

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      在Vivado的界面中，有個RTL ANALYSIS->Open Elaborated Design的選項，可能很多工程師都沒有使用過。因為大家基...

      2023-05-05 標(biāo)簽：RTLdesignVivado 2.3k 0

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      Verilog 的設(shè)計多采用自上而下的設(shè)計方法（top-down）。即先定義頂層模塊功能，進(jìn)而分析要構(gòu)成頂層模塊的必要子模塊；

      2023-05-29 標(biāo)簽：fpga寄存器Verilog 2.3k 0

      如何用KrakenSDR制作被動雷達(dá)呢？

      提起與無線電有關(guān)的項目，我在紐約的家的確是個糟糕的實驗地點。如果我們可以看到和聽到無線電波，那么電子舞曲（EDM）狂歡派對會像一個剝奪感官的牢籠。

      2023-02-08 標(biāo)簽：接收器SDR調(diào)諧器 2.3k 0

      UVM環(huán)境的看門狗怎么沒看住超時了？

      uvm驗證環(huán)境里一般通過objection機(jī)制來控制仿真的結(jié)束，不過在機(jī)制之外，有時還需要通過看門狗來watchdog避免仿真環(huán)境掛死，watchdog...

      2023-12-04 標(biāo)簽：看門狗RTLUVM 2.3k 0

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      系統(tǒng)Verilog RTL模型-這些模型由設(shè)計工程師編寫，代表需要在ASIC或FPGA中實現(xiàn)的功能行為

      2023-02-09 標(biāo)簽：fpgaasicVerilog 2.3k 0

      用于解碼器IP設(shè)計和合規(guī)性驗證的比特流和軟件工具鏈DVK

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      2022-10-08 標(biāo)簽：解碼器編碼器RTL 2.3k 0

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