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RTL在電子科學(xué)中指的是寄存器轉(zhuǎn)換級(jí)電路（Register Transfer Level）的縮寫(xiě)，也叫暫存器轉(zhuǎn)移層次。

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rtl技術(shù)

為什么格雷碼可以輔助解決多bit跨時(shí)鐘域的問(wèn)題?？求解

單bit通過(guò)兩級(jí)同步打拍可以有效的解決亞穩(wěn)態(tài)問(wèn)題。

2024-03-08 標(biāo)簽：二進(jìn)制 fifo RTL 2.9k 0

盡可能避免在RTL中調(diào)用門(mén)級(jí)電路

隨著功能復(fù)雜度的快速提升，對(duì)芯片的要求也是隨著提高，所以現(xiàn)在一款芯片的開(kāi)發(fā)，往往需要數(shù)十人，長(zhǎng)達(dá)幾個(gè)月的共同開(kāi)發(fā)才能完成。

2020-01-21 標(biāo)簽：verilog rtl 2.9k 0

PCIe 5.0驗(yàn)證實(shí)戰(zhàn)，經(jīng)常遇到的那些問(wèn)題？

PCIe 5.0是當(dāng)前最新的PCI Express規(guī)范，提供了更高的數(shù)據(jù)傳輸速率和更大的帶寬。

2023-10-27 標(biāo)簽：控制器寄存器 RTL 2.9k 0

RTL表達(dá)式和運(yùn)算符

經(jīng)過(guò)幾周的更新，SV核心部分用戶自定義類型和包內(nèi)容已更新完畢，接下來(lái)就是RTL表達(dá)式和運(yùn)算符。

2022-10-11 標(biāo)簽：RTL 運(yùn)算符 2.9k 0

FPGA原型平臺(tái)門(mén)控時(shí)鐘自動(dòng)轉(zhuǎn)換

現(xiàn)代FPGA綜合工具會(huì)自動(dòng)執(zhí)行門(mén)控時(shí)鐘轉(zhuǎn)換，而無(wú)需更改RTL代碼中的設(shè)計(jì)，然而，我們可能需要適當(dāng)?shù)厥謩?dòng)指導(dǎo)綜合工具執(zhí)行門(mén)控時(shí)鐘變換。

2023-05-23 標(biāo)簽：時(shí)鐘緩沖器 SoC設(shè)計(jì)RTL 2.9k 0

Verilog狀態(tài)機(jī)的類型

有限狀態(tài)機(jī)（Finite-State Machine，F(xiàn)SM），簡(jiǎn)稱狀態(tài)機(jī)，是表示有限個(gè)狀態(tài)以及在這些狀態(tài)之間的轉(zhuǎn)移和動(dòng)作等行為的數(shù)學(xué)模型。

2023-06-01 標(biāo)簽：Verilog RTL 有限狀態(tài)機(jī) 2.9k 0

參數(shù)化RTL的驗(yàn)證思路

參數(shù)化的代碼需要在靈活性和復(fù)雜性之間做出平衡，而且高度參數(shù)化代碼的驗(yàn)證是一個(gè)非常具有挑戰(zhàn)性的工作。

2023-05-05 標(biāo)簽：RTL UVM SVA 2.9k 0

Formal Verify形式驗(yàn)證的流程概述

Formal Verify，即形式驗(yàn)證，主要思想是通過(guò)使用數(shù)學(xué)證明的方式來(lái)驗(yàn)證一個(gè)修改后的設(shè)計(jì)和它原始的設(shè)計(jì)，在功能上是否等價(jià)。

2023-09-15 標(biāo)簽：RTL 形式驗(yàn)證 SPEC 2.9k 0

FPGA速度-面積互換原則設(shè)計(jì)

速度-面積互換原則是貫穿FPGA設(shè)計(jì)的重要原則：速度是指工程穩(wěn)定運(yùn)行所能達(dá)到的最高時(shí)鐘頻率，通常決定了FPGA內(nèi)部寄存器的運(yùn)行時(shí)序；面積是指工程運(yùn)行所消...

2023-06-09 標(biāo)簽：fpga FPGA設(shè)計(jì)寄存器 2.8k 0

詳解RTL設(shè)計(jì)中多時(shí)鐘域的處理方法

數(shù)字IC系統(tǒng)邏輯設(shè)計(jì)這部分主要介紹兩個(gè)方面，一個(gè)是RTL的設(shè)計(jì)基礎(chǔ);另一方面是verilog基本語(yǔ)法。這一篇文章主要介紹一下RTL的設(shè)計(jì)基礎(chǔ)。

2022-05-17 標(biāo)簽：寄存器 RTL 多時(shí)鐘域 2.8k 0

電阻-晶體管耦合邏輯電路圖分析

RTL電路的基本工作原理是：晶體管的基極、發(fā)射極和集電極分別與輸入信號(hào)源、負(fù)載電阻和電源連接。通過(guò)確定輸入和輸出的阻抗，并選擇合適的電容和電阻來(lái)實(shí)現(xiàn)阻抗...

2024-03-15 標(biāo)簽：電阻邏輯電路晶體管 2.8k 0

IC設(shè)計(jì)全流程和要用到的EDA工具介紹

設(shè)計(jì)一款芯片，明確需求（功能和性能）之后，先由架構(gòu)工程師設(shè)計(jì)架構(gòu)，得出芯片設(shè)計(jì)方案，前端設(shè)計(jì)工程師形成RTL代碼，驗(yàn)證工程師進(jìn)行代碼驗(yàn)證，再通過(guò)后端設(shè)計(jì)...

2023-05-12 標(biāo)簽：電源 IC設(shè)計(jì)eda 2.8k 0

FPGA在線調(diào)試的方法簡(jiǎn)單總結(jié)

Xilinx被AMD收購(gòu)的事情把我震出來(lái)了，看了看上上一篇文章講了下仿真的文件操作，這篇隔了很久遠(yuǎn)，不知道該從何講起，就說(shuō)說(shuō)FPGA的在線調(diào)試的一些簡(jiǎn)單...

2023-06-19 標(biāo)簽：FPGA設(shè)計(jì)RTL AXI總線 2.8k 0

如何使用SystemC做RTL和C/C++的聯(lián)合仿真呢？

當(dāng)FPGA開(kāi)發(fā)者需要做RTL和C/C++聯(lián)合仿真的時(shí)候，一些常用的方法包括使用MicroBlaze軟核，或者使用QEMU仿真ZYNQ的PS部分。

2023-12-13 標(biāo)簽：VHDL語(yǔ)言 RTL C++語(yǔ)言 2.8k 0

RTL設(shè)計(jì)指導(dǎo)原則之面積和速度互換

一般來(lái)說(shuō)，面積是一個(gè)設(shè)計(jì)所消耗的目標(biāo)器件的硬件資源數(shù)量或者ASIC芯片的面積。

2023-06-05 標(biāo)簽：FPGA設(shè)計(jì)加法器 RTL 2.8k 0

時(shí)序（Timing）對(duì)功能ECO有多重要

功能ECO主要指當(dāng)RTL更新后對(duì)后端APR網(wǎng)表做的功能方面的改動(dòng)。

2023-07-05 標(biāo)簽：RTL DRC ECO 2.8k 0

基于Verilog的經(jīng)典數(shù)字電路設(shè)計(jì)—計(jì)數(shù)器

在數(shù)字系統(tǒng)中，使用得最多的時(shí)序電路差不多就是計(jì)數(shù)器了。計(jì)數(shù)器不僅能夠用于對(duì)時(shí)鐘脈沖計(jì)數(shù)，還可以用于分頻、定時(shí)、產(chǎn)生節(jié)拍脈沖、產(chǎn)生脈沖序列以及進(jìn)行數(shù)字運(yùn)算等等。

2023-10-09 標(biāo)簽：計(jì)數(shù)器時(shí)序電路 RTL 2.8k 0

關(guān)于RTL表達(dá)式和運(yùn)算符

經(jīng)過(guò)幾周的更新，SV核心部分用戶自定義類型和包內(nèi)容已更新完畢，接下來(lái)就是RTL表達(dá)式和運(yùn)算符。

2022-09-01 標(biāo)簽：硬件 RTL 移位器 2.8k 0

如何用RTL原語(yǔ)實(shí)現(xiàn)MUX門(mén)級(jí)映射呢？

對(duì)于前端設(shè)計(jì)人員，經(jīng)常會(huì)需要一個(gè)MUX來(lái)對(duì)工作模式，數(shù)據(jù)路徑進(jìn)行明確（explicit）的聲明，這個(gè)對(duì)于中后端工程師下約束也很重要。這里介紹一種巧用的R...

2023-12-14 標(biāo)簽：HDL RTL Mux 2.8k 0

低功耗設(shè)計(jì)基礎(chǔ)：Clock Gating

大多數(shù)低功耗設(shè)計(jì)手法在嚴(yán)格意義上說(shuō)并不是由后端控制的，Clock Gating也不例外。

2023-06-27 標(biāo)簽：寄存器 EDA工具 RTL 2.7k 0

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