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標(biāo)簽 > rtl
RTL在電子科學(xué)中指的是寄存器轉(zhuǎn)換級(jí)電路（Register Transfer Level）的縮寫，也叫暫存器轉(zhuǎn)移層次。
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可綜合的語法是指硬件能夠?qū)崿F(xiàn)的一些語法，這些語法能夠被EDA工具支持，能夠通過編譯最終生成用于燒錄到FPGA器件中的配置數(shù)據(jù)流。
數(shù)字門級(jí)電路可分為兩大類：組合邏輯和時(shí)序邏輯。鎖存器是組合邏輯和時(shí)序邏輯的一個(gè)交叉點(diǎn)，在后面會(huì)作為單獨(dú)的主題處理。
Clock Domain Crossing跨時(shí)鐘域檢查
如今典型的SOC 芯片都功能復(fù)雜、接口豐富，在眾多復(fù)雜功能中不可能所有功能都同時(shí)工作，為了能耗，大多數(shù)SOC 芯片都會(huì)切分成多個(gè)電壓域
RTL設(shè)計(jì)方法學(xué)及設(shè)計(jì)原理之?dāng)?shù)字信號(hào)的類型分析
理解了寄存器的原理，在了解實(shí)際電路設(shè)計(jì)方法之前，先讓我們了解一下，在數(shù)字集成電路設(shè)計(jì)時(shí)，需要處理一些什么樣的信號(hào)類型，并且如何通過常用的電路結(jié)構(gòu)實(shí)現(xiàn)對(duì)這...
2023-08-01 標(biāo)簽：寄存器數(shù)字信號(hào)RTL 2.7k 0
利用硬件輔助工具加速芯片前端設(shè)計(jì)的功能性驗(yàn)證階段
軟件仿真(Simulation)，F(xiàn)PGA原型驗(yàn)證(FPGA Based Prototyping)和硬件仿真加速(Emulation)這三種有效的功能驗(yàn)...
2022-10-10 標(biāo)簽：FPGA設(shè)計(jì)RTLAHB總線 2.7k 0
經(jīng)過幾周的更新，SV核心部分用戶自定義類型和包內(nèi)容已更新完畢，接下來就是RTL表達(dá)式和運(yùn)算符。
版本控制系統(tǒng)就是一種用于多人協(xié)同開發(fā)的技術(shù)，可以管理我們對(duì)文件、目錄或工程等內(nèi)容的修改歷史，方便查看更改歷史記錄，還可以恢復(fù)以前的版本。
寄存器是什么 掌握使用寄存器做設(shè)計(jì)需要注意的事項(xiàng)
既然RTL是以寄存器行為為基礎(chǔ)，那么就必須先了解寄存器是什么，并且掌握使用寄存器做設(shè)計(jì)需要注意的事項(xiàng)。
對(duì)于要求相位以及占空比嚴(yán)格的小數(shù)分頻，建議采用模擬電路實(shí)現(xiàn)。而使用數(shù)字電路實(shí)現(xiàn)只能保證盡量均勻，在長(zhǎng)時(shí)間內(nèi)進(jìn)行分頻。
接口在Vivado Synthesis中使用時(shí)連接邏輯的用處
SystemVerilog 接口的開發(fā)旨在讓設(shè)計(jì)中層級(jí)之間的連接變得更加輕松容易。 您可以把這類接口看作是多個(gè)模塊共有的引腳集合。與必須在每個(gè)模塊上定義...
組合邏輯描述了門級(jí)電路，其中邏輯塊的輸出直接反映到該塊的輸入值的組合，例如，雙輸入AND門的輸出是兩個(gè)輸入的邏輯與。如果輸入值發(fā)生變化，輸出值將反映這一...
Standard cell是怎么應(yīng)用到我們的后端設(shè)計(jì)中的呢？
Standard cell，標(biāo)準(zhǔn)單元，或者簡(jiǎn)稱cell，可以說是數(shù)字芯片后端最基本的概念之一了，甚至可能沒有接觸過后端的同學(xué)也有所耳聞？
我們?cè)撊绾螒?yīng)對(duì)SOC中越來越龐大和復(fù)雜的SDC約束？
SOC設(shè)計(jì)變得越來越復(fù)雜，成本越來越高，設(shè)計(jì)和驗(yàn)證也越來越困難。
2024-03-13 標(biāo)簽：EDA工具SoC設(shè)計(jì)信號(hào)完整性 2.6k 0
FPGA設(shè)計(jì)的IP和算法應(yīng)用綜述
IP(Intelligent Property) 核是具有知識(shí)產(chǎn)權(quán)核的集成電路芯核總稱，是經(jīng)過反復(fù)驗(yàn)證過的、具有特定功能的宏模塊，與芯片制造工藝無關(guān)，可...
2024-03-07 標(biāo)簽：FPGA設(shè)計(jì)寄存器EDA工具 2.6k 0
在現(xiàn)代的芯片設(shè)計(jì)里邊，工程師在優(yōu)化功耗和面積上無所不有其極，這里討論的multi-bit FF 就是其中的一種方法或者稱之為一種流程。
本系統(tǒng)中，Basys3的MicroBlaze模塊調(diào)用基于AXI協(xié)議的UART IP核，通過AXI總線實(shí)現(xiàn)MicroBlaze-UART之間的通信，完成串口打印。
2023-08-02 標(biāo)簽：FPGA設(shè)計(jì)連接器RTL 2.5k 0
User-defined primitives (UDPs) 翻譯過來就是用戶自定義原語，常常用于構(gòu)建組合邏輯模型和時(shí)序邏輯模型。
如何脫離Vivado建立單獨(dú)仿真環(huán)境軟件呢？
FPGA項(xiàng)目開發(fā)的過程中，需要完成設(shè)計(jì)代碼開發(fā)、驗(yàn)證環(huán)境搭建、仿真分析、板級(jí)驗(yàn)證等操作，在這個(gè)過程中，許多操作雖然必不可少但是步驟是重復(fù)的。
2023-09-27 標(biāo)簽：fpgaFPGA設(shè)計(jì)仿真 2.5k 0
在設(shè)計(jì)一個(gè)復(fù)雜的處理器內(nèi)核時(shí)，可能會(huì)出現(xiàn)1000到2000個(gè)不等的bug，經(jīng)驗(yàn)告訴我們這是事實(shí)，盡管這個(gè)數(shù)字聽上去難以置信。
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