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RTL在電子科學(xué)中指的是寄存器轉(zhuǎn)換級電路（Register Transfer Level）的縮寫，也叫暫存器轉(zhuǎn)移層次。

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rtl技術(shù)

芯片設(shè)計(jì)進(jìn)階之路—Reset深入理解

復(fù)位信號在數(shù)字電路里面的重要性僅次于時(shí)鐘信號。對一個(gè)芯片來說，復(fù)位的主要目的是使芯片電路進(jìn)入一個(gè)已知的，確定的狀態(tài)。

2023-06-18 標(biāo)簽：寄存器仿真器 RTL 6.2k 0

芯片后仿及SDF反標(biāo)

相對于RTL仿真，門級仿真占用的計(jì)算資源雖然很多，但是在靜態(tài)時(shí)序檢查（STA）工具普遍應(yīng)用之前，帶時(shí)序的動(dòng)態(tài)門級仿真幾乎可以說是唯一的timing si...

2023-06-08 標(biāo)簽：芯片仿真 RTL 6.2k 0

低功耗之門控時(shí)鐘設(shè)計(jì)

clock gating和power gating是降低芯片功耗的常用手段，相比power gating設(shè)計(jì)，clock gating的設(shè)計(jì)和實(shí)現(xiàn)更為簡...

2023-06-29 標(biāo)簽：寄存器鎖存器 RTL 6.1k 0

如何在SpyGlass環(huán)境本身中修復(fù)這些Lint錯(cuò)誤呢？

我們將分析 lint目標(biāo)運(yùn)行期間產(chǎn)生的違規(guī)行為。我們可以使用 SpyGlass GUI 中的各種調(diào)試工具來了解違規(guī)

2023-08-14 標(biāo)簽：驅(qū)動(dòng)器 RTL 過濾器 6.1k 0

將RTL模塊添加到Block Design的步驟

使用Vivado Block Design設(shè)計(jì)解決了項(xiàng)目繼承性問題，但是還有個(gè)問題，不知道大家有沒有遇到，就是新設(shè)計(jì)的自定義 RTL 文件無法快速的添加...

2023-06-11 標(biāo)簽：RTL 觸發(fā)器 GPIO 5.9k 0

RTL仿真中X態(tài)行為的傳播—從xprop說起

在使用VCS進(jìn)行仿真時(shí)，工程師們常常會面對一個(gè)極為重要且充滿挑戰(zhàn)的問題——X態(tài)傳播行為。

2023-12-04 標(biāo)簽：仿真器 VHDL語言 RTL 5.8k 0

RTL與網(wǎng)表的一致性檢查

在芯片設(shè)計(jì)的中間和最后階段，比如綜合、DFT、APR、ECO等階段，常常要檢查設(shè)計(jì)的一致性。也叫邏輯等價(jià)性檢查（Logic Equivalence Ch...

2022-11-07 標(biāo)簽：RTL 網(wǎng)表 5.7k 0

Vivado 2023.2版本的新增功能

Vivado在前一段時(shí)間更新了2023.2版本，經(jīng)過一段時(shí)間的使用這個(gè)版本還是很絲滑的，用起來挺舒服。

2024-01-02 標(biāo)簽：IC設(shè)計(jì)仿真 RTL 5.7k 0

如何運(yùn)行內(nèi)存接口生成器GUI以生成RTL

通過使用流量生成器創(chuàng)建示例設(shè)計(jì)，運(yùn)行綜合和實(shí)現(xiàn)以及查看摘要報(bào)告（利用率，功率等），了解如何運(yùn)行內(nèi)存接口生成器（MIG）GUI以生成RTL和約束文件

2018-11-23 標(biāo)簽：賽靈思內(nèi)存 rtl 5.6k 0

基于Verilog的經(jīng)典數(shù)字電路設(shè)計(jì)（3）選擇器

在數(shù)字信號的傳輸過程中，有時(shí)需要從一組輸入數(shù)據(jù)中選出某一個(gè)來，比如輸入有 “A、B、C、D” 四個(gè)數(shù)據(jù)，那么我們想要哪個(gè)字母輸出，就可以設(shè)置哪個(gè)字母輸出

2023-10-09 標(biāo)簽：邏輯電路 RTL 數(shù)據(jù)選擇器 5.5k 0

通過ModelSim-Altera生成測試臺并通過NativeLink運(yùn)行RTL仿真的步驟

如何通過ModelSim-Altera生成測試臺，并通過NativeLink運(yùn)行RTL仿真

2018-06-22 標(biāo)簽：altera 仿真 rtl 5.5k 0

邏輯等價(jià)性檢查（LEC）基礎(chǔ)知識介紹

DFF的CK（時(shí)鐘）、Ｄ（數(shù)據(jù)）、RN（復(fù)位）、SN（置位）就是這個(gè)“邏輯塊”的終點(diǎn)，它們的輸入都是一個(gè)組合邏輯。

2023-03-27 標(biāo)簽：寄存器 RTL 數(shù)字電路 5.4k 0

RTL頂層自動(dòng)連線的秘密武器：Emacs verilog-mode介紹

Verilog-mode.el 是用于 Emacs 的非常流行的免費(fèi) Verilog 模式，它提供上下文相關(guān)的突出顯示、自動(dòng)縮進(jìn)，并提供宏擴(kuò)展功能以大大...

2023-04-03 標(biāo)簽：Verilog RTL 模擬器 5.4k 0

基于Verilog的經(jīng)典數(shù)字電路設(shè)計(jì)（2）比較器

在數(shù)字系統(tǒng)中，總是需要對一些數(shù)據(jù)進(jìn)行比較，比較兩個(gè)數(shù)值甚至多個(gè)數(shù)值的大小，然后進(jìn)行排序，于是，數(shù)值比較器（Comparator）的邏輯電路便應(yīng)運(yùn)而生。

2023-10-09 標(biāo)簽：邏輯電路比較器二進(jìn)制 5.4k 0

淺談DC綜合工具的工作流程

在電路設(shè)計(jì)自動(dòng)化的時(shí)代，綜合工具的作用不言而喻，通過綜合，設(shè)計(jì)人員能夠獲得自己所設(shè)計(jì)模塊的規(guī)模、時(shí)序性能和關(guān)鍵路徑等有用信息，進(jìn)而指導(dǎo)自己優(yōu)化設(shè)計(jì)結(jié)構(gòu)。...

2023-06-19 標(biāo)簽：電路設(shè)計(jì)HDL DC 5.2k 0

如何讓級聯(lián)URAM獲得最佳時(shí)序性能

在上一篇文章里《如何使用UltraScale+芯片中UltraRam資源》，我們向大家介紹了在RTL設(shè)計(jì)中使用URAM的方法。其中，我們推薦大家使用Xi...

2023-09-26 標(biāo)簽：芯片 Xilinx RTL 5.2k 0

教你學(xué)Vivado—以2選1多路選擇器為例

在EGO1開發(fā)板上實(shí)現(xiàn)2選1多路選擇器。

2023-10-02 標(biāo)簽：RTL FPGA芯片時(shí)序仿真 5.2k 0

【紫光同創(chuàng)國產(chǎn)FPGA教程】【第三章】按鍵檢測實(shí)驗(yàn)

通過按鍵檢測實(shí)驗(yàn)，檢測開發(fā)板的按鍵功能是否正常，了解硬件描述語言和FPGA的具體關(guān)系，學(xué)習(xí)PDS View RTL Schematic的使用。

2021-02-02 標(biāo)簽：fpga RTL 按鍵 5.1k 0

介紹調(diào)試Debug過程中常用的方法和技巧

調(diào)試應(yīng)該說是任何一個(gè)工程師解決問題的必備技能，對于芯片驗(yàn)證工程師來說更是如此。

2023-04-04 標(biāo)簽：Linux系統(tǒng)RTL python 5.1k 0

進(jìn)行RTL代碼設(shè)計(jì)需要考慮時(shí)序收斂的問題

引言硬件描述語言（verilog，systemVerilog，VHDL等）不同于軟件語言（C，C++等）的一點(diǎn)就是，代碼對應(yīng)于硬件實(shí)現(xiàn)，不同的代碼風(fēng)格...

2020-11-20 標(biāo)簽：fpga 寄存器 RTL 5k 0

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