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標(biāo)簽 > verilog
Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。
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FPGA數(shù)字圖像顯示原理與實(shí)現(xiàn)(Verilog)
視頻圖像經(jīng)過數(shù)十年的發(fā)展，已形成了一系列的規(guī)范，以VGA和HDMI為主的視頻圖像接口協(xié)議也得到定義與推廣。盡管DP、DVI、Type-C等圖像接口技術(shù)近...
VHDL和Verilog代碼編寫后通常需要編寫激勵(lì)文件進(jìn)行仿真以驗(yàn)證代碼的可行性，通過仿真可以及時(shí)排查代碼存在的時(shí)序問題，有效提高代碼實(shí)現(xiàn)效率。
Design 反相器(DV)是任何產(chǎn)品開發(fā)中必不可少的步驟。 作為質(zhì)量測試的一部分，DV確保設(shè)計(jì)的產(chǎn)品是與預(yù)期的產(chǎn)品spec相同。 不幸的是，許多設(shè)計(jì)項(xiàng)...
格雷碼是一種循環(huán)二進(jìn)制編碼，特點(diǎn)是相鄰數(shù)變化時(shí)只有一位數(shù)據(jù)跳變。
直接使用計(jì)數(shù)器實(shí)現(xiàn)，在計(jì)數(shù)一半時(shí)將時(shí)鐘翻轉(zhuǎn)即可。
2023-01-17 標(biāo)簽：電路設(shè)計(jì)仿真Verilog 4.2k 0
SystemVerilog中bind用法總結(jié)+送實(shí)驗(yàn)源碼和腳本
bind是systemverilog中一個(gè)重要的知識(shí)點(diǎn)，很多時(shí)候能夠在驗(yàn)證中發(fā)揮重要的作用，今天就針對這個(gè)知識(shí)點(diǎn)做一個(gè)梳理，希望能幫助到大家。
IC設(shè)計(jì)工程師需要具備的知識(shí)架構(gòu)
作為一個(gè)真正合格的數(shù)字IC設(shè)計(jì)工程師，你永遠(yuǎn)都需要去不斷學(xué)習(xí)更加先進(jìn)的知識(shí)和技術(shù)。因此，這里列出來的技能永遠(yuǎn)都不會(huì)是完整的。我盡量每年都對這個(gè)列表進(jìn)行一...
2023-01-21 標(biāo)簽：IC設(shè)計(jì)Verilogvhdl 1.9k 0
幾乎所有的芯片設(shè)計(jì)、芯片驗(yàn)證工程師，每天都在和VCS打交道，但是由于驗(yàn)證環(huán)境的統(tǒng)一化管理，一般將不同的編譯仿真選項(xiàng)集成在一個(gè)文件里，只需要一兩個(gè)人維護(hù)即...
SystemVerilog中至關(guān)重要的結(jié)構(gòu)體和自定義類型
在上一篇文章《SystemVerilog中至關(guān)重要的的數(shù)據(jù)類型》中，介紹了枚舉類型的本質(zhì)和使用語法。本文接著介紹SV中同樣不可忽略的結(jié)構(gòu)體（struct...
2023-01-21 標(biāo)簽：數(shù)據(jù)Verilog代碼 3.4k 0
上一篇文章介紹了SystemVerilog的各種隨機(jī)化方法，本文將在其基礎(chǔ)上引入SystemVerilog的隨機(jī)約束方法（constraints）。通過...
我習(xí)慣將驗(yàn)證空間理解為：驗(yàn)證中原則上需要覆蓋的芯片所有有可能出現(xiàn)的工作狀態(tài)的集合。為了探索這片廣袤的驗(yàn)證空間，驗(yàn)證的時(shí)候搞出了帶有約束的隨機(jī)測試（con...
常用串行總線(二)——SPI協(xié)議(Verilog實(shí)現(xiàn))
SPI(Serial Perripheral Interface, 串行外圍設(shè)備接口)是 Motorola 公司推出的一種同步串行接口技術(shù)。SPI 總線...
常用串行總線(一)——UART協(xié)議(Verilog實(shí)現(xiàn))
通用異步收發(fā)傳輸器（Universal Asynchronous Receiver/Transmitter)，通常稱作UART。它將要傳輸?shù)馁Y料在串行通...
Verilog電路設(shè)計(jì)之單bit跨時(shí)鐘域同步和異步FIFO
FIFO用于為匹配讀寫速度而設(shè)置的數(shù)據(jù)緩沖buffer，當(dāng)讀寫時(shí)鐘異步時(shí)，就是異步FIFO。多bit的數(shù)據(jù)信號(hào)，并不是直接從寫時(shí)鐘域同步到讀時(shí)鐘域的。
Verilog語法之generate for、generate if、generate case
Verilog-2005中有3個(gè)generate 語句可以用來很方便地實(shí)現(xiàn)重復(fù)賦值和例化（generate for）或根據(jù)條件選擇性地進(jìn)行編譯（gene...
FPGA設(shè)計(jì)硬件語言Verilog中的參數(shù)化
FPGA 設(shè)計(jì)的硬件語言Verilog中的參數(shù)化有兩種關(guān)鍵詞：define 和 paramerter,參數(shù)化的主要目的是代碼易維護(hù)、易移植和可讀性好。
2022-12-26 標(biāo)簽：FPGA設(shè)計(jì)VerilogC語言 1.4k 0
1. 前言 之前在公司負(fù)責(zé)制定代碼規(guī)范，費(fèi)了九牛二虎之力，終于整理出來一份文檔。由于保密規(guī)定的緣故，無法與大家直接分享這份文檔，但是文檔中的大部分規(guī)范都...
Xilinx-vivado的網(wǎng)表形式有edf和dcp兩個(gè)方式，兩個(gè)方式各有不同。對于仿真來說，兩者均需轉(zhuǎn)換為verilog的形式進(jìn)行仿真，只是使用的命令不同。
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