verilog

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Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

Verilog基礎(chǔ)：幾個(gè)常用的按位操作符

位操作符是對(duì)二進(jìn)制位進(jìn)行操作的運(yùn)算符。

2023-11-09 標(biāo)簽：二進(jìn)制計(jì)算機(jī)網(wǎng)絡(luò) 2.7k 0

D鎖存器的基本實(shí)現(xiàn)

在Verilog HDL中實(shí)現(xiàn)鎖存器（Latch）通常涉及對(duì)硬件描述語(yǔ)言的基本理解，特別是關(guān)于信號(hào)如何根據(jù)控制信號(hào)的變化而保持或更新其值。鎖存器與觸發(fā)器...

2024-08-30 標(biāo)簽：Verilog 鎖存器觸發(fā)器 2.6k 0

SystemVerilog中class的基本概念

class，是面向?qū)ο缶幊蹋╫bject-oriented programming (OOP)）的基礎(chǔ)，而OOP可以讓你創(chuàng)建更高抽象級(jí)別的驗(yàn)證環(huán)境(如UVM)。

2022-11-14 標(biāo)簽：Verilog System Class 2.6k 0

fpga三種編程語(yǔ)言

FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列）的編程涉及到三種主要的硬件描述語(yǔ)言（HDL）：VHDL（VHSIC Hardware Description Languag...

2024-03-15 標(biāo)簽：FPGA Verilog HDL 2.6k 0

Fpga Verilog SDRAM模塊—單字讀寫(xiě)案例

筆者與SDRAM有段不短的孽緣，它作為冤魂日夜不斷糾纏筆者。筆者嘗試過(guò)許多方法將其退散，不過(guò)屢試屢敗的筆者，最終心情像橘子一樣橙。

2023-12-15 標(biāo)簽：fpga SDRAM Verilog 2.6k 0

基于Verilog語(yǔ)言實(shí)現(xiàn)CRC校驗(yàn)

CRC即循環(huán)冗余校驗(yàn)碼：是數(shù)據(jù)通信領(lǐng)域中最常用的一種查錯(cuò)校驗(yàn)碼，其特征是信息字段和校驗(yàn)字段的長(zhǎng)度可以任意選定。循環(huán)冗余檢查（CRC）是一種數(shù)據(jù)傳輸檢錯(cuò)功...

2025-03-24 標(biāo)簽：crc Verilog 校驗(yàn)碼 2.6k 0

正點(diǎn)原子開(kāi)拓者FPGA視頻:Verilog高級(jí)知識(shí)點(diǎn)

Verilog HDL語(yǔ)言不僅定義了語(yǔ)法，而且對(duì)每個(gè)語(yǔ)法結(jié)構(gòu)都定義了清晰的模擬、仿真語(yǔ)義。因此，用這種語(yǔ)言編寫(xiě)的模型能夠使用Verilog仿真器進(jìn)行驗(yàn)證...

2019-09-19 標(biāo)簽：fpga 仿真器 verilog 2.6k 0

Verilog設(shè)計(jì)中函數(shù)和任務(wù)的作用分析

任務(wù)和函數(shù)在Verilog中用于描述常用的功能行為。與其在不同的地方復(fù)制相同的代碼，不如根據(jù)需求使用函數(shù)或任務(wù)，這是一種良好且常見(jiàn)的做法。為了便于代碼維...

2022-03-15 標(biāo)簽：Verilog 2.6k 0

verilog向量的部分選擇

最近在看verilog代碼時(shí)發(fā)現(xiàn)如下寫(xiě)法a[x*2+:4]這樣的寫(xiě)法，后來(lái)花了一點(diǎn)時(shí)間了解到，該寫(xiě)法稱(chēng)為向量的部分選擇，還語(yǔ)法在verilog-2001...

2023-04-25 標(biāo)簽：Verilog 2.6k 0

關(guān)于HDLBits的Verilog實(shí)現(xiàn)

從這一題開(kāi)始我們將進(jìn)行過(guò)程塊的學(xué)習(xí)，也就是時(shí)序和組合邏輯的一些知識(shí)，下面簡(jiǎn)單介紹一下這方面知識(shí)：

2022-09-16 標(biāo)簽：fpga 硬件 Verilog 2.6k 0

Verilog實(shí)現(xiàn)DDS正弦波發(fā)生器

DDS 同 DSP（數(shù)字信號(hào)處理）一樣，是一項(xiàng)關(guān)鍵的數(shù)字化技術(shù)。DDS 是直接數(shù)字式頻率合成器（Direct Digital Synthesizer）的...

2023-12-22 標(biāo)簽：合成器正弦波發(fā)生器 Verilog 2.6k 0

基本邏輯電路、時(shí)序電路、組合電路設(shè)計(jì)

從今天開(kāi)始新的一章-Circuits，包括基本邏輯電路、時(shí)序電路、組合電路等。

2022-10-10 標(biāo)簽：邏輯電路組合電器 Verilog 2.6k 0

使用Verilog/SystemVerilog硬件描述語(yǔ)言練習(xí)數(shù)字硬件設(shè)計(jì)

在實(shí)例化模塊時(shí)，使用Verilog時(shí)有兩種常用的方式來(lái)進(jìn)行模塊端口的信號(hào)連接：按端口順序以及按端口名稱(chēng)連接端口。

2022-09-08 標(biāo)簽：硬件 Verilog 端口 2.6k 0

SystemVerilog中的“const”類(lèi)屬性

SystemVerilog中可以將類(lèi)屬性聲明為常量，即“只讀”。目的就是希望，別人可以讀但是不能修改它的值。

2022-11-29 標(biāo)簽：Verilog System 函數(shù) 2.6k 0

如何使用verilog參數(shù)和generate語(yǔ)句來(lái)編寫(xiě)可重用的verilog代碼？

與大多數(shù)編程語(yǔ)言一樣，我們應(yīng)該嘗試使盡可能多的代碼可重用。這使我們能夠減少未來(lái)項(xiàng)目的開(kāi)發(fā)時(shí)間，因?yàn)槲覀兛梢愿p松地將代碼從一個(gè)設(shè)計(jì)移植到另一個(gè)設(shè)計(jì)。

2023-05-08 標(biāo)簽：Verilog 計(jì)數(shù)器編程語(yǔ)言 2.6k 0

SystemVerilog中的package和`include有什么不同？

肯定很多人會(huì)問(wèn)為什么有的地方使用package，有的地方使用`include，二者是不是等價(jià)的呢？

2022-11-14 標(biāo)簽：Verilog System Package 2.6k 0

Verilog UDPs的語(yǔ)法說(shuō)明

User-defined primitives (UDPs) 翻譯過(guò)來(lái)就是用戶(hù)自定義原語(yǔ)，常常用于構(gòu)建組合邏輯模型和時(shí)序邏輯模型。

2023-09-13 標(biāo)簽：寄存器仿真 Verilog 2.6k 0

Verilog CIC濾波器設(shè)計(jì)

積分梳狀濾波器（CIC，Cascaded Integrator Comb），一般用于數(shù)字下變頻（DDC）和數(shù)字上變頻（DUC）系統(tǒng)。CIC 濾波器結(jié)構(gòu)簡(jiǎn)...

2023-03-27 標(biāo)簽：濾波器寄存器混頻器 2.5k 0

Verilog的兩個(gè)誤區(qū)

Reg類(lèi) 型只在過(guò)程塊中被賦值;而Net類(lèi)型則在過(guò) 程塊外面被賦值或者驅(qū)動(dòng).

2017-02-11 標(biāo)簽：Verilog 2.5k 0

在questasim里如何設(shè)置和查看種子值呢？

在systemverilog代碼運(yùn)行中，EDA工具會(huì)先給1個(gè)隨機(jī)種子值(seed)，所有代碼里的隨機(jī)數(shù)都是根據(jù)這個(gè)初始種子衍生出來(lái)的。

2023-05-29 標(biāo)簽：EDA工具 Verilog TCL 2.5k 0

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Protues

Protues

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
Altium Designer

Altium Designer

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FPGA芯片

FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
ArduBlock

ArduBlock

+關(guān)注

ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門(mén)檻降低，即使沒(méi)有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫(xiě)程序。
AD10

AD10

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識(shí)別

識(shí)別

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FPGA開(kāi)發(fā)板

FPGA開(kāi)發(fā)板

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FPGA開(kāi)發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來(lái)實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車(chē)工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過(guò)去汽車(chē)電子產(chǎn)品的開(kāi)發(fā)周期是漫長(zhǎng)的，而許多汽車(chē)制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車(chē)。
PCB封裝

PCB封裝

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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤(pán)的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來(lái)，以便可以在畫(huà)pcb圖時(shí)進(jìn)行調(diào)用。
QUARTUS II

QUARTUS II

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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開(kāi)發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
語(yǔ)音交互

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PCB封裝庫(kù)

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PDN

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QuickPcb

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Artix-7

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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿(mǎn)足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
VHDL代碼

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面包板是由于板子上有很多小插孔，專(zhuān)為電子電路的無(wú)焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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AXI

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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫(xiě)數(shù)據(jù)通道、并支持Outstanding傳輸訪問(wèn)和亂序訪問(wèn)，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
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特性阻抗又稱(chēng)特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無(wú)線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱(chēng)阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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時(shí)鐘源用來(lái)為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門(mén)組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
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Kintex-7

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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性?xún)r(jià)比提高了一倍，功耗降低了一半。
Protel DXP

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