verilog

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Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

如何自動(dòng)生成verilog代碼

介紹幾種自動(dòng)生成verilog代碼的方法。

2024-11-05 標(biāo)簽：Verilog 字符串代碼 2k 0

Verilog的程序框架案例

Verilog HDL（Hardware Description Language）是在用途最廣泛的C語(yǔ)言的基礎(chǔ)上發(fā)展起來(lái)的一種硬件描述語(yǔ)言，具有靈活性...

2022-09-13 標(biāo)簽：fpga Verilog 程序 1.9k 1

verilog系統(tǒng)函數(shù)

（1）fwrite是需要觸發(fā)條件的，需要手動(dòng)添加換行。（2）如果寫(xiě)放文件的格式為%d，則認(rèn)為是無(wú)符號(hào)數(shù)，

2024-07-05 標(biāo)簽：Verilog 函數(shù) 1.9k 0

阻塞賦值與非阻塞賦值區(qū)別異步復(fù)位、同步復(fù)位和異步復(fù)位同步撤銷(xiāo)

前不久一位朋友發(fā)來(lái)一道驗(yàn)證題，雖然題目不是很復(fù)雜，但是琢磨了下感覺(jué)其中需要掌握的內(nèi)容還是很多的，正所謂麻雀雖小五臟俱全。下面將對(duì)此題涉及的一些內(nèi)容進(jìn)行挖...

2023-08-31 標(biāo)簽：仿真信號(hào)Verilog 1.9k 0

SpinalHDL語(yǔ)法篇之Bool類(lèi)型

作為SpinalHDL語(yǔ)法篇的第一節(jié)，我們也從最簡(jiǎn)單的開(kāi)始。

2022-10-31 標(biāo)簽：Verilog HDL 1.9k 0

如何使用參數(shù)化編寫(xiě)可重用的verilog代碼

我們將介紹如何使用verilog參數(shù)和generate語(yǔ)句來(lái)編寫(xiě)可重用的verilog 代碼。與大多數(shù)編程語(yǔ)言一樣，我們應(yīng)該嘗試使盡可能多的代碼...

2023-05-11 標(biāo)簽：Verilog 編程語(yǔ)言代碼 1.9k 0

用戶(hù)自定義類(lèi)型

SystemVerilog還為工程師定義新的數(shù)據(jù)類(lèi)型提供了一種機(jī)制。用戶(hù)定義的數(shù)據(jù)類(lèi)型允許從現(xiàn)有數(shù)據(jù)類(lèi)型創(chuàng)建新的類(lèi)型定義。

2023-02-09 標(biāo)簽：Verilog System 數(shù)據(jù)類(lèi)型 1.9k 0

IC設(shè)計(jì)工程師需要具備的知識(shí)架構(gòu)

作為一個(gè)真正合格的數(shù)字IC設(shè)計(jì)工程師，你永遠(yuǎn)都需要去不斷學(xué)習(xí)更加先進(jìn)的知識(shí)和技術(shù)。因此，這里列出來(lái)的技能永遠(yuǎn)都不會(huì)是完整的。我盡量每年都對(duì)這個(gè)列表進(jìn)行一...

2023-01-21 標(biāo)簽：IC設(shè)計(jì)Verilog vhdl 1.9k 0

什么是ASIC設(shè)計(jì)？使用HDL和SystemC代碼生成進(jìn)行ASIC設(shè)計(jì)

ASIC 設(shè)計(jì)是開(kāi)發(fā)復(fù)雜電子系統(tǒng)的過(guò)程。該系統(tǒng)可制造成特殊用途的半導(dǎo)體設(shè)備，通常用于大批量應(yīng)用或具有嚴(yán)格的功耗、性能和尺寸限制的應(yīng)用。ASIC 系統(tǒng)設(shè)計(jì)...

2023-07-20 標(biāo)簽：fpga asic 仿真 1.9k 0

SystemVerilog中的package

SystemVerilog packages提供了對(duì)于許多不同數(shù)據(jù)類(lèi)型的封裝，包括變量、task、function、assertion等等，以至于可以在...

2022-11-07 標(biāo)簽：Verilog System Package 1.9k 0

Verilog除法器設(shè)計(jì)

取被除數(shù)的高幾位數(shù)據(jù)，位寬和除數(shù)相同（實(shí)例中是 3bit 數(shù)據(jù)）。

2023-05-30 標(biāo)簽：寄存器 Verilog 除法器 1.9k 0

Verilog 電路仿真常見(jiàn)問(wèn)題 Verilog 在芯片設(shè)計(jì)中的應(yīng)用

在現(xiàn)代電子設(shè)計(jì)自動(dòng)化（EDA）領(lǐng)域，Verilog作為一種硬件描述語(yǔ)言，已經(jīng)成為數(shù)字電路設(shè)計(jì)和驗(yàn)證的標(biāo)準(zhǔn)工具。它允許設(shè)計(jì)師以高級(jí)抽象的方式定義電路的行為...

2024-12-17 標(biāo)簽：芯片硬件 Verilog 1.9k 0

Verilog數(shù)值轉(zhuǎn)換知識(shí)總結(jié)

本節(jié)主要對(duì)有符號(hào)數(shù)的十進(jìn)制與二進(jìn)制表示以及一些數(shù)值變換進(jìn)行簡(jiǎn)單的總結(jié)。

2023-06-01 標(biāo)簽：二進(jìn)制 Verilog 1.9k 0

一些有趣的數(shù)組相關(guān)的SystemVerilog約束

我們?cè)诠ぷ髦谐３?huì)針對(duì)數(shù)組施加各式的約束，下面列舉一下有趣的Systemverilog數(shù)組約束示例。

2023-03-08 標(biāo)簽：Verilog System 代碼 1.9k 0

混合編程中的模塊命名與管理

最近在項(xiàng)目中以SpinalHDL為主體做系統(tǒng)集成，其中遇到了不少模塊命名與管理的坑，借此機(jī)會(huì)，再來(lái)聊一聊混合編程中的模塊件命名與管理的事情。

2022-12-13 標(biāo)簽：模塊 Verilog 混合編程 1.9k 0

使用枚舉類(lèi)型表示狀態(tài)機(jī)進(jìn)入死循環(huán)

在定義狀態(tài)機(jī)中的狀態(tài)時(shí),除了可以使用宏(define)或者參數(shù)(parameter)聲明定義外,還可以使用枚舉類(lèi)型

2023-11-07 標(biāo)簽：仿真器 Verilog C語(yǔ)言 1.9k 0

FPGA學(xué)習(xí)經(jīng)驗(yàn)總結(jié)

從大學(xué)時(shí)代第一次接觸FPGA至今已有10多年的時(shí)間，至今記得當(dāng)初第一次在EDA實(shí)驗(yàn)平臺(tái)上完成數(shù)字秒表、搶答器、密碼鎖等實(shí)驗(yàn)時(shí)那個(gè)興奮勁。當(dāng)時(shí)由于沒(méi)有接觸...

2023-04-23 標(biāo)簽：fpga Verilog eda 1.8k 0

關(guān)于有符號(hào)數(shù)據(jù)類(lèi)型的示例

我們學(xué)習(xí)一下Systemverilog中的有符號(hào)數(shù)據(jù)類(lèi)型的賦值。

2022-10-17 標(biāo)簽：Verilog System 數(shù)據(jù)類(lèi)型 1.8k 0

Verilog 測(cè)試平臺(tái)設(shè)計(jì)方法 Verilog FPGA開(kāi)發(fā)指南

Verilog測(cè)試平臺(tái)設(shè)計(jì)方法是Verilog FPGA開(kāi)發(fā)中的重要環(huán)節(jié)，它用于驗(yàn)證Verilog設(shè)計(jì)的正確性和性能。以下是一個(gè)詳細(xì)的Verilog測(cè)試...

2024-12-17 標(biāo)簽：FPGA Verilog 參數(shù) 1.8k 0

FPGA的數(shù)字信號(hào)處理：重寫(xiě)FIR邏輯以滿足時(shí)序要求

在上一篇文章中（FPGA 的數(shù)字信號(hào)處理：Verilog 實(shí)現(xiàn)簡(jiǎn)單的 FIR 濾波器）演示了在 Verilog 中編寫(xiě)自定義 FIR 模塊的初始demo...

2023-06-09 標(biāo)簽：fpga 存儲(chǔ)器數(shù)字信號(hào)處理 1.8k 0

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Protues

Protues

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
Altium Designer

Altium Designer

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FPGA芯片

FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
ArduBlock

ArduBlock

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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門(mén)檻降低，即使沒(méi)有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫(xiě)程序。
AD10

AD10

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識(shí)別

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FPGA開(kāi)發(fā)板

FPGA開(kāi)發(fā)板

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FPGA開(kāi)發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來(lái)實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車(chē)工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過(guò)去汽車(chē)電子產(chǎn)品的開(kāi)發(fā)周期是漫長(zhǎng)的，而許多汽車(chē)制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車(chē)。
PCB封裝

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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤(pán)的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來(lái)，以便可以在畫(huà)pcb圖時(shí)進(jìn)行調(diào)用。
QUARTUS II

QUARTUS II

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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開(kāi)發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
語(yǔ)音交互

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PCB封裝庫(kù)

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AD09

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PDN

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QuickPcb

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Artix-7

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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
VHDL代碼

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powerlink

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Protel 99 se

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面包板

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面包板是由于板子上有很多小插孔，專(zhuān)為電子電路的無(wú)焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
candence

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AXI

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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫(xiě)數(shù)據(jù)通道、并支持Outstanding傳輸訪問(wèn)和亂序訪問(wèn)，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
特性阻抗

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特性阻抗又稱(chēng)特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無(wú)線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱(chēng)阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
時(shí)鐘源

時(shí)鐘源

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時(shí)鐘源用來(lái)為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門(mén)組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
AD采樣

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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
驅(qū)動(dòng)電流

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Kintex-7

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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性?xún)r(jià)比提高了一倍，功耗降低了一半。
Protel DXP

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FPGA教程

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紅外觸摸屏

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