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      標簽　>　verilog

      verilog

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      Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

      文章：716個 瀏覽：114581次 帖子：949個

      verilog技術(shù)

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      2023-03-29 標簽：邏輯電路VerilogHDL 2.1k 0

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      這里的面積指一個設(shè)計消耗FPGA/CPLD的邏輯資源的數(shù)量，對于FPGA可以用消耗的FF（觸發(fā)器）和LUT（查找表）來衡量，更一般的衡量方式可以用設(shè)計所...

      2019-11-02 標簽：fpgaverilog時序電路 2k 0

      分享一些優(yōu)秀的verilog代碼 高質(zhì)量verilog代碼的六要素

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      高質(zhì)量的verilog代碼至少需要包含以下幾個要素：可讀性、功能、性能、標準化、穩(wěn)定性、可定位。

      2023-07-18 標簽：Verilog時鐘編程 2k 0

      SystemVerilog中的Queue Methods

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      2022-10-31 標簽：仿真器VerilogSystem 2k 0

      Verilog HDL的基礎(chǔ)知識

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      本文繼續(xù)介紹Verilog HDL基礎(chǔ)知識，重點介紹賦值語句、阻塞與非阻塞、循環(huán)語句、同步與異步、函數(shù)與任務(wù)語法知識。

      2024-10-24 標簽：仿真VerilogHDL 2k 0

      在Verilog中利用函數(shù)將重復(fù)性的行為級設(shè)計進行提取

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      2023-06-02 標簽：寄存器Verilog數(shù)碼管 2k 0

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      各位ICer在工作的過程當中，無論是前后端，都會使用各種常見的腳本語言如：shell，python，perl，tcl等等用于文件的處理，case測試，工...

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      2024-02-19 標簽：Verilog加法器減法電路 2k 0

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      學習FPGA需要掌握一系列的知識和技能，主要包括以下幾個方面。

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      FIFO用于為匹配讀寫速度而設(shè)置的數(shù)據(jù)緩沖buffer，當讀寫時鐘異步時，就是異步FIFO。多bit的數(shù)據(jù)信號，并不是直接從寫時鐘域同步到讀時鐘域的。

      2023-01-01 標簽：fifoVerilog 2k 0

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        Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風標電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機及外圍器件。
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        靜電防護
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        面包板是由于板子上有很多小插孔，專為電子電路的無焊接實驗設(shè)計制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓練。
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        +關(guān)注
        AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對齊的數(shù)據(jù)傳輸，同時在突發(fā)傳輸中，只需要首地址，同時分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進行時序收斂。AXI是AMBA中一個新的高性能協(xié)議。
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        特性阻抗
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        特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會阻礙交變電流的流動，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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