verilog

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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

加法器是如何實(shí)現(xiàn)的

　verilog實(shí)現(xiàn)加法器，從底層的門級(jí)電路級(jí)到行為級(jí)，本文對(duì)其做出了相應(yīng)的闡述。

2021-02-18 標(biāo)簽：Verilog 加法器 7.1k 0

通過砷化鎵制程的PN結(jié)測(cè)量建?？梢缘贸鯲erilogA模型的正確性和通用性

本文中論述的是二極管的小信號(hào)模型，適用于半導(dǎo)體材料組成的PN結(jié)以及金屬半導(dǎo)體組成的肖特基PN結(jié)。另外，論述的二極管的模型參數(shù)適用于GaAs HBT制程的...

2018-04-22 標(biāo)簽：Verilog 建模砷化鎵 7.1k 0

偶數(shù)分頻、奇數(shù)分頻、半整數(shù)分頻和小數(shù)分頻詳解

初學(xué) Verilog 時(shí)許多模塊都是通過計(jì)數(shù)與分頻完成設(shè)計(jì)，例如 PWM 脈寬調(diào)制、頻率計(jì)等。而分頻邏輯往往通過計(jì)數(shù)邏輯完成。本節(jié)主要對(duì)偶數(shù)分頻、奇數(shù)分...

2023-03-29 標(biāo)簽：PWM Verilog 時(shí)鐘 7.1k 0

如何在verilog中使用If語句和case語句？

我們?cè)谏弦黄恼轮幸呀?jīng)看到了如何使用程序塊（例如 always 塊來編寫按順序執(zhí)行的 verilog 代碼。

2023-04-18 標(biāo)簽：Verilog 編程語言觸發(fā)器 7k 0

一個(gè)連環(huán)無敵面試題--計(jì)數(shù)器

問題1：如何用Verilog實(shí)現(xiàn)這個(gè)計(jì)數(shù)器？針對(duì)上述功能的計(jì)數(shù)器，應(yīng)該如何用Verilog實(shí)現(xiàn)？

2018-05-16 標(biāo)簽：Verilog 計(jì)數(shù)器 7k 0

常用的時(shí)序反標(biāo)方法和EDA工具反標(biāo)方法

前段時(shí)間，一個(gè)朋友聊敘到這個(gè)后仿真任務(wù)命令都咋用，隨即整理了下，可以完成基本的后仿真不成問題，但是如果還要完成一些其他的幺蛾子，那就需要各位仔細(xì)研讀各工...

2023-10-25 標(biāo)簽：仿真 Verilog System 6.9k 0

verilog輕松實(shí)現(xiàn)高分辨率DDS

根據(jù)公式2我們可以得到：N越大，也就是頻率控制字位寬越大，那么分辨率越高，我們?cè)O(shè)置的任意頻率都可以做到更接近，頻譜上就越看不出差別。而且我們可以知道，這...

2019-02-04 標(biāo)簽：Verilog DDS 調(diào)整器 6.6k 0

什么是組合邏輯電路如何使用verilog描述組合邏輯電路

邏輯電路在任何時(shí)刻產(chǎn)生的穩(wěn)定的輸出信號(hào)僅僅取決于該時(shí)刻的輸入信號(hào)，而與過去的輸入信號(hào)無關(guān)，即與輸入信號(hào)作用前的狀態(tài)無關(guān)，這樣的電路稱為組合邏輯電路。

2020-08-08 標(biāo)簽：邏輯電路 Verilog 6.6k 0

基于FPGA的Verilog實(shí)現(xiàn)VGA驅(qū)動(dòng)電路

VGA全稱是Video Graphics Array，即視頻圖形陣列，是一個(gè)使用模擬信號(hào)進(jìn)行視頻傳輸?shù)臉?biāo)準(zhǔn)。分辨率高，顯示速度快。一、傳輸協(xié)議 VGA...

2020-11-20 標(biāo)簽：fpga Verilog 模擬信號(hào) 6.5k 0

ModelSim手動(dòng)仿真教程

在開始動(dòng)手仿真之前，首先，我們需要?jiǎng)?chuàng)建一個(gè)文件夾用來放置我們的 ModelSim 仿真工程文件，這里我們就在之前創(chuàng)建的 Quartus 工程目錄下的 s...

2022-07-11 標(biāo)簽：仿真 Verilog ModelSim 6.5k 0

時(shí)序電路之DFF理解

對(duì)于DFF，之前理解的，DFF在時(shí)鐘的上升沿進(jìn)行對(duì)D端的數(shù)據(jù)采集，再下一個(gè)時(shí)鐘的上升沿來臨，Q端輸出D端采集的數(shù)據(jù)。

2023-05-10 標(biāo)簽：寄存器 Verilog 時(shí)序電路 6.5k 0

PS2鍵盤編碼Verilog源程序分享

之前探討過PS/2鍵盤編解碼以及數(shù)據(jù)傳輸協(xié)議，這次自己動(dòng)手實(shí)現(xiàn)了利用FPGA接收鍵盤編碼，然后通過串口傳輸?shù)絇C。做的比較簡(jiǎn)單，只是通過FPGA把大寫字...

2018-07-15 標(biāo)簽：Verilog 源程序 PS2鍵盤 6.4k 0

如何利用verilog驗(yàn)證二分法查找的設(shè)計(jì)代碼

下面是產(chǎn)生輸出文件的過程，這里我們?cè)O(shè)置輸出結(jié)果的格式是fsdb，當(dāng)然我們也可以設(shè)置成vcd的格式。fsdb的文件size比較小，而且利用verdi的波形...

2018-11-26 標(biāo)簽：電路服務(wù)器 verilog 6.4k 0

基于Verilog實(shí)現(xiàn)2ASK的調(diào)制

在進(jìn)行無線通信時(shí)，基帶產(chǎn)生的信號(hào)需要通過天線發(fā)送出去，需要滿足一個(gè)條件，即欲發(fā)射信號(hào)的波長(zhǎng)與天線的尺寸可比擬（通常認(rèn)為天線尺寸應(yīng)大于波長(zhǎng)的十分之一），這...

2019-04-29 標(biāo)簽：無線通信 Verilog 2ASK 6.4k 0

淺談VCS的兩種仿真flow

幾乎所有的芯片設(shè)計(jì)、芯片驗(yàn)證工程師，每天都在和VCS打交道，但是由于驗(yàn)證環(huán)境的統(tǒng)一化管理，一般將不同的編譯仿真選項(xiàng)集成在一個(gè)文件里，只需要一兩個(gè)人維護(hù)即...

2023-01-10 標(biāo)簽：仿真 Verilog vhdl 6.3k 0

Verilog狀態(tài)機(jī)+設(shè)計(jì)實(shí)例

在verilog中狀態(tài)機(jī)的一種很常用的邏輯結(jié)構(gòu)，學(xué)習(xí)和理解狀態(tài)機(jī)的運(yùn)行規(guī)律能夠幫助我們更好地書寫代碼，同時(shí)作為一種思想方法，在別的代碼設(shè)計(jì)中也會(huì)有所幫助...

2024-02-12 標(biāo)簽：Verilog 狀態(tài)機(jī) 6.2k 0

IC設(shè)計(jì)基礎(chǔ)：Verilog計(jì)算1的數(shù)量

如下所示，采用循環(huán)語句+移位+邏輯與1+累加來實(shí)現(xiàn)1的統(tǒng)計(jì)。最終調(diào)用函數(shù)獲得輸入信號(hào)中1的數(shù)量。

2023-05-11 標(biāo)簽：IC設(shè)計(jì)信號(hào)Verilog 6.2k 0

Verilog代碼：if-else和case的電路結(jié)構(gòu)和區(qū)別

每個(gè)if-else就是一個(gè)2選1mux器。當(dāng)信號(hào)有明顯優(yōu)先級(jí)時(shí)，首先要考慮if-else，但是if嵌套過多也會(huì)導(dǎo)致速度變慢；if語句結(jié)構(gòu)較慢，但占用面積...

2023-11-29 標(biāo)簽：Verilog D觸發(fā)器代碼 6.2k 0

如何用小腳丫FPGA核心板實(shí)現(xiàn)4位加法器功能

在上次的文章 - 淺談“數(shù)字電路”的學(xué)習(xí)（8）- 編碼器、譯碼器、多路復(fù)用器、解復(fù)用器的關(guān)系和應(yīng)用 - 中，我梳理了一下數(shù)字電路教程中組合邏輯部分的一些...

2021-10-11 標(biāo)簽：電路 Verilog 加法器 6.2k 0

淺談SystemVerilog中的數(shù)據(jù)類型轉(zhuǎn)換

兩種形式實(shí)現(xiàn)的功能都是將源表達(dá)式src_exp轉(zhuǎn)換給目標(biāo)變量dest_var，那么既生瑜何生亮，實(shí)現(xiàn)的功能都一樣，在具體使用時(shí)仿真工具或者用戶如何知道使...

2022-09-28 標(biāo)簽：Verilog System 數(shù)據(jù)類型 6.1k 0

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Protues

Protues

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

靜電防護(hù)

+關(guān)注

為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
Altium Designer

Altium Designer

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FPGA芯片

FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
ArduBlock

ArduBlock

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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
AD10

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識(shí)別

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FPGA開發(fā)板

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FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過去汽車電子產(chǎn)品的開發(fā)周期是漫長(zhǎng)的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
PCB封裝

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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
QUARTUS II

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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
語音交互

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PCB封裝庫

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AD09

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PDN

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QuickPcb

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Artix-7

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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
VHDL代碼

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powerlink

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Protel 99 se

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面包板

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面包板是由于板子上有很多小插孔，專為電子電路的無焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
candence

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AXI

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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
特性阻抗

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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
時(shí)鐘源

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時(shí)鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
AD采樣

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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
驅(qū)動(dòng)電流

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Kintex-7

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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
Protel DXP

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FPGA教程

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紅外觸摸屏

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