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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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基于Verilog HDL設(shè)計(jì)的UART模塊

　　1 UART原理　　串行通信是指外部設(shè)備和計(jì)算機(jī)間使用一根數(shù)據(jù)線(另外需要地線，可能還需要控制線)進(jìn)行數(shù)據(jù)傳輸?shù)姆绞?。?shù)據(jù)在一根數(shù)據(jù)線上一位一位...

2010-08-02 標(biāo)簽：HD Verilog 2.9k 0

基于阻塞賦值和非阻塞賦值的多級觸發(fā)器級聯(lián)實(shí)例

下面給出一個基于阻塞賦值和非阻塞賦值的多級觸發(fā)器級聯(lián)實(shí)例，要求將輸入數(shù)據(jù)延遲 3 個時鐘周期再輸出，并給出對應(yīng)的 RTL 級結(jié)構(gòu)圖和仿真結(jié)果。（1）基...

2021-05-08 標(biāo)簽：fpga 電路圖 Verilog 2.9k 0

FPGA圖像的亮暗調(diào)節(jié)之變暗調(diào)節(jié)

1基本原理真彩色圖像的顏色通道分為R，G，B。按照RGB888來講，三個通道分別為8bit，范圍為0-255。因?yàn)閳D像數(shù)據(jù)是無符號的所以再亮暗調(diào)節(jié)的...

2021-06-10 標(biāo)簽：仿真圖像數(shù)據(jù)Verilog 2.8k 0

基于Verilog硬件描述語言的AES密碼算法實(shí)現(xiàn)

　　0 引言　　密碼模塊是安全保密系統(tǒng)的重要組成部分，其核心任務(wù)就是加/解密數(shù)據(jù)。目前，分組密碼

2010-10-15 標(biāo)簽：Verilog 2.8k 0

HDLBits: 在線學(xué)習(xí)SystemVerilog-Problem

題目輸入是一個向量，我們在設(shè)計(jì)的時候不可能按照case或者三元運(yùn)算去做設(shè)計(jì)（工作量巨大），所以我們需要觀察這個題目的特點(diǎn)，輸入是256位寬，是不是2^8次方？

2022-10-20 標(biāo)簽：邏輯電路 Verilog 選擇器 2.7k 0

Canny圖像算法仿真驗(yàn)證原理與實(shí)現(xiàn)

先讀為快，以結(jié)果為導(dǎo)向，本期介紹Canny圖像算法仿真驗(yàn)證，后續(xù)將介紹canny算法原理與實(shí)現(xiàn)，歡迎持續(xù)關(guān)注，公眾號設(shè)置星標(biāo)，不錯過每一次推送~ 一、簡...

2021-10-15 標(biāo)簽：仿真圖像 Verilog 2.7k 0

ST-BUS總線接口模塊的Verilog HDL設(shè)計(jì)

ST-BUS總線接口模塊的Verilog HDL設(shè)計(jì) ST-BUS是廣泛應(yīng)用于E1通信設(shè)備內(nèi)部的一種模塊間通信總線。結(jié)合某專用通信系統(tǒng)E1接口轉(zhuǎn)換板的...

2009-09-26 標(biāo)簽：HD Verilog 2.7k 0

Altium在Altium Designer軟件內(nèi)新增Aldec FPGA仿真技術(shù)

Altium和Aldec簽署的OEM協(xié)議中決定將Aldec的FPGA仿真功能添加到Altium Designer軟件中去。該協(xié)議的簽署使進(jìn)行FPGA（現(xiàn)...

2012-09-20 標(biāo)簽：FPGA Altium Verilog 2.7k 0

Verilog HDL指定用戶定義原語U D P的能力

定義U D P。U D P只能有一個輸出和一個或多個輸入。第一個端口必須是輸出端口。此外，輸出可以取值0、1或x(不允許取z值)。輸入中出現(xiàn)值z以x處理...

2021-04-08 標(biāo)簽：Verilog 變量選擇器 2.7k 0

形態(tài)學(xué)濾波算法的FPGA硬件實(shí)現(xiàn)

一、背景介紹基于二值圖像的濾波算法即形態(tài)學(xué)濾波，在圖像目標(biāo)采集的預(yù)處理中經(jīng)常被使用到，針對不同的使用場景涉及到腐蝕、膨脹、開閉運(yùn)算等處理。實(shí)際使用中對...

2021-03-03 標(biāo)簽：fpga Verilog 濾波算法 2.7k 0

verilog PS2鍵盤解碼程序

之前探討過PS/2鍵盤編解碼以及數(shù)據(jù)傳輸協(xié)議，這次自己動手實(shí)現(xiàn)了利用FPGA接收鍵盤編碼，然后通過串口傳輸?shù)絇C。做的比較

2010-06-05 標(biāo)簽：PS verilog 2.6k 0

ASIC和FPGA的RTL編碼樣式

SystemVerilog既是一種硬件設(shè)計(jì)語言，也是一種硬件驗(yàn)證語言。IEEE SystemVerilog官方標(biāo)準(zhǔn)沒有區(qū)分這兩個目標(biāo)，也沒有指定完整Sy...

2023-03-31 標(biāo)簽：IEEE asic 硬件 2.6k 0

如何快速生成Verilog代碼文件列表

另外，該代碼提供了一種操作Windows系統(tǒng)路徑的操作方法，可以簡單修改一下，用作它用。如找到某種類型的文件或某個文件進(jìn)行拷貝、轉(zhuǎn)移、修改、刪除等操作。

2023-01-15 標(biāo)簽：操作系統(tǒng)Verilog 代碼 2.6k 0

Uart協(xié)議及Verilog代碼

如果使用Xlinx的片子，建議使用全局時鐘資源（IBUFG后面連接BUFG的方法是最基本的全局時鐘資源的使用方法）

2022-07-31 標(biāo)簽：Verilog uart 代碼 2.5k 0

通過實(shí)例設(shè)計(jì)來加深Verilog描述語法理解

作者：小魚，Xilinx學(xué)術(shù)合作一.概述在文章《Verilog HDL入門思路梳理》我們說過應(yīng)該如何去學(xué)習(xí)Verilog HDL描述。然而第一步，我...

2021-01-02 標(biāo)簽：Verilog Vivado 2.5k 0

在SpinalHDL中如何優(yōu)雅地例化端口？

在編寫Verilog代碼時最痛苦的事情便是例化模塊時端口的連接，這時候的你我便成了連線工程師，本節(jié)就在SpinalHDL中如何像軟件調(diào)用方法那樣優(yōu)雅地例...

2021-06-16 標(biāo)簽：軟件 Verilog 2.5k 0

Verilog HDL提供了哪兩種類型的顯式時序控制

Verilog HDL提供了兩種類型的顯式時序控制：一種是延遲控制，即定義執(zhí)行語句的延遲時間；另一種是事件控制，只有當(dāng)某一事件發(fā)生時才允許該語句繼續(xù)向下...

2021-07-02 標(biāo)簽：仿真 Verilog HDL 2.4k 0

新手學(xué)習(xí)FPGA的入門之道

很多開發(fā)板的程序?qū)懙暮軤€，筆者也做過一段時間的開發(fā)板設(shè)計(jì)。筆者覺得很大程度上，開發(fā)板在誤人子弟。不過原廠提供的正品開發(fā)板，代碼很優(yōu)秀的，可以借鑒。

2022-12-15 標(biāo)簽：fpga Verilog 開發(fā)板 2.4k 0

Verilog HDL語言在FPGA/CPLD開發(fā)中的應(yīng)用

摘要：通過設(shè)計(jì)實(shí)例詳細(xì)介紹了用Verilog HDL語言開發(fā)FPGA/CPLD的方法，并通過與其他各種輸入方式的比較，顯示出使用Verilog HDL...

2009-06-20 標(biāo)簽：fpga Verilog 2.4k 0

一本Verilog HDL代碼對應(yīng)電路的書，助你快速編寫可綜合模型

J.Bhasker 是IEEE PAR 1364.1 Verilog Synthesis Interoperability Working Group(...

2023-05-26 標(biāo)簽：Verilog 模型 2.4k 0

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Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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