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標(biāo)簽 > vhdl
VHDL全名Very-High-Speed Integrated Circuit Hardware Description Language,誕生于1982年。1987年底,VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。
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IC設(shè)計(jì)過程中IP核的驗(yàn)證測試問題
基于此.本文重點(diǎn)討論在IC設(shè)計(jì)過程中IP核的驗(yàn)證測試問題并以互聯(lián)網(wǎng)上可免費(fèi)下載的原始IP核資源為例.在與8位RISC架構(gòu)指令兼容的微處理器下載成功。
2020-07-16 標(biāo)簽:IC設(shè)計(jì)IPvhdl 4.3k 0
在高速實(shí)時(shí)或者非實(shí)時(shí)信號處理系統(tǒng)當(dāng)中,使用大容量存儲器實(shí)現(xiàn)數(shù)據(jù)緩存是一個(gè)必不可少的環(huán)節(jié),也是系統(tǒng)實(shí)現(xiàn)中的重點(diǎn)和難點(diǎn)之一。詳細(xì)闡讀SDRAM數(shù)據(jù)文檔的前提...
EDA技術(shù)基礎(chǔ)知識及數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
本文著重介紹EDA技術(shù)的發(fā)展、EDA技術(shù)的基本特征及使用EDA技術(shù)的數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例分析
使用Vivado仿真器進(jìn)行混合語言仿真的一些要點(diǎn)
Vivado 仿真器支持混合語言項(xiàng)目文件及混合語言仿真。這有助于您在 VHDL 設(shè)計(jì)中包含 Verilog 模塊,反過來也是一樣。 本文主要介紹使用 V...
高云半導(dǎo)體自主研發(fā)的邏輯綜合工具Gowin Synthesis支持VHDL硬件描述語言
VHDL語言誕生于1982年,最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計(jì)可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計(jì)語言。
2020-03-31 標(biāo)簽:vhdlRTL高云半導(dǎo)體 4k 0
基于VHDL的自動(dòng)售貨機(jī)控制模塊FPGA實(shí)現(xiàn)
本文采用VHDL作為工具描述了自動(dòng)售貨機(jī)控制模塊的邏輯控制電路,并在FPGA上實(shí)現(xiàn)。該自動(dòng)售貨機(jī)能夠根據(jù)投入硬幣額度,按預(yù)定的要求在投入硬幣大于規(guī)定值時(shí)...
基于EDA技術(shù)和VHDL語言的新型智能電子密碼鎖的設(shè)計(jì)與實(shí)現(xiàn)
本文介紹一種利用 EDA 技術(shù) 和 VHDL 語言 ,在 MAX+PLUSⅡ環(huán)境下,設(shè)計(jì)了一種新型的智能密碼鎖。它體積小、功耗低、價(jià)格便宜、安全可靠,維...
I2C串行總線協(xié)議的VHDL實(shí)現(xiàn)
用VHDL和CPLD設(shè)計(jì)數(shù)字系統(tǒng)具有傳統(tǒng)方法無可比擬的優(yōu)越性,它已經(jīng)成為大規(guī)模集成電路設(shè)計(jì)最為有效的一種手段。為簡單起見,本文采用VHDL設(shè)計(jì)標(biāo)準(zhǔn)模式的...
淺析modelsim 自動(dòng)化 高效獨(dú)立仿真含vivado IP核的工程
1.modelsim編譯vivado庫 1)雙擊啟動(dòng)vivado軟件,如下圖操作。 2)Simulator:選對應(yīng)的, Language:都選all, ...
該程序?qū)崿F(xiàn)功能:2位數(shù)碼管每隔640ms從0-F循環(huán)遞增顯示
基于VHDL的4PSK的設(shè)計(jì)與實(shí)現(xiàn)
基于VHDL的4PSK的設(shè)計(jì)與實(shí)現(xiàn) 1 引言 實(shí)際通信中的許多信道都不能直接傳送基帶信號,必須使用基帶信號控制載波波形的某些參量,使得這些參...
一個(gè)VHDL程序代碼包含實(shí)體(entity)、結(jié)構(gòu)體(architecture)、配置(configuration)、程序包(package)、庫(li...
2020-07-16 標(biāo)簽:數(shù)據(jù)vhdl 3.7k 0
淺析Vivado在非工程模式下的FPGA設(shè)計(jì)流程
參考:UG892 UG835 Vivado集成開發(fā)工具為設(shè)計(jì)者提供了非工程模式下的FPGA設(shè)計(jì)流程。在Vivado非工程模式下,F(xiàn)PGA開發(fā)人員可以更加...
設(shè)計(jì)一個(gè)彩燈控制程序器??梢詫?shí)現(xiàn)四種花型循環(huán)變化,有復(fù)位開關(guān)。整個(gè)系統(tǒng)共有三個(gè)輸入信號CLK,RST,SelMode,八個(gè)輸出信號控制八個(gè)彩燈。時(shí)鐘信號...
此處的代碼主要指的是HDL, hardware design language, 最主流的只有一種:Verilog,以及它的衍生品system veri...
VHDL實(shí)現(xiàn)一個(gè)全數(shù)字鎖相環(huán)功能模塊
隨著集成電路技術(shù)的不斷進(jìn)步,數(shù)字化應(yīng)用逐漸普及,在數(shù)字通信、電力系統(tǒng)自動(dòng)化等方面越來越多地運(yùn)用了數(shù)字鎖相環(huán)。它的好處在于免去了模擬器件的繁瑣,而且成本低...
2020-07-16 標(biāo)簽:vhdl數(shù)字鎖相環(huán) 3.5k 0
用VHDL語言開發(fā)的出租車計(jì)費(fèi)系統(tǒng)設(shè)計(jì)
本文設(shè)計(jì)了一種基于FPGA的出租車計(jì)費(fèi)系統(tǒng),可模擬汽車行駛、暫停等待,停止等過程,并可同時(shí)顯示金額、乘車總路程。
2011-07-20 標(biāo)簽:VHDL計(jì)費(fèi)系統(tǒng) 3.5k 2
深度解讀VHDL語言的卷積碼和Viterbi譯碼的實(shí)現(xiàn)
介紹并用VHDL語言實(shí)現(xiàn)了卷積編碼和維特比譯碼。根據(jù)編碼器特征設(shè)計(jì)了一種具有針對性的簡潔的維特比譯碼器結(jié)構(gòu),
2021-05-12 標(biāo)簽:轉(zhuǎn)換器存儲器vhdl 3.4k 0
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