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標(biāo)簽 > vhdl
VHDL全名Very-High-Speed Integrated Circuit Hardware Description Language,誕生于1982年。1987年底,VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。
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VHDL概述及在描述數(shù)字電路時(shí)的結(jié)構(gòu)
本文介紹了一種硬件描述語言VHDL,以及它在描述數(shù)字電路時(shí)的結(jié)構(gòu)。我們還將介紹一些介紹性的示例電路描述,并討論“std_logical”和“bit”數(shù)據(jù)...
用VHDL實(shí)現(xiàn)的有線電視機(jī)頂盒信源發(fā)生方案
VHDL是隨著可編輯邏輯器件(PLD)的發(fā)展而發(fā)展起來的一種硬件描述語言。它是1980年美國國防部VHSIC(超高速集成電路)計(jì)劃的一部分,并于1986...
VHDL電路設(shè)計(jì)的優(yōu)化與VHDL描述語句、EDA工具以及可編程器件(PLD)的選用都有著直接的關(guān)系。
2020-07-16 標(biāo)簽:電路設(shè)計(jì)vhdl 3.3k 0
基于VHDL和發(fā)接復(fù)用器的SDH系統(tǒng)設(shè)計(jì)及FPGA仿真
針對(duì)目前國內(nèi)SDH系統(tǒng)中還沒有一個(gè)專門的E1分接復(fù)用芯征,本文介紹一種用高級(jí)硬件描述語言VHDL及狀態(tài)轉(zhuǎn)移圖完成該發(fā)接復(fù)用器的設(shè)計(jì)的新型設(shè)計(jì)方法及其...
2010-08-27 標(biāo)簽:VHDL發(fā)接復(fù)用器 3.2k 0
基于FPGA和VHDL的簡易微機(jī)的結(jié)構(gòu)分析與應(yīng)用
隨著可編程邏輯器件的廣泛應(yīng)用,為數(shù)字系統(tǒng)的設(shè)計(jì)帶來了極大的靈活性,用戶可以利用FPGA(現(xiàn)場可編程門陣列)來開發(fā)出一個(gè)精簡指令的CPU,同時(shí)對(duì)微型計(jì)算機(jī)...
ADC0809 VHDL控制程序--文件名:ADC0809.vhd--功能:基于VHDL語言,實(shí)現(xiàn)對(duì)ADC0809簡單控制--說明:ADC0809沒有內(nèi)...
多功能波形發(fā)生器VHDL程序與仿真 --文件名:mine4.vhd。 --功能:實(shí)現(xiàn)4種常見波形正弦、三角、鋸齒、方波(A、B)的頻率、幅
本模塊的功能是驗(yàn)證實(shí)現(xiàn)和PC機(jī)進(jìn)行基本的串口通信的功能。需要在PC機(jī)上安裝一個(gè)串口調(diào)試工具來驗(yàn)證程序的功能。程序?qū)崿F(xiàn)了一個(gè)收發(fā)一幀10個(gè)bit(即無奇偶...
實(shí)驗(yàn)七、VHDL并行語句(生成語句)使用練習(xí)一? 實(shí)驗(yàn)?zāi)康?掌握VHDL語言的基本描述語句的使用方法。2掌握VHDL語言的生成語句的使用方法。二? 實(shí)
實(shí)驗(yàn)八、VHDL語言的組合電路設(shè)計(jì)一? 實(shí)驗(yàn)?zāi)康?掌握VHDL語言的基本結(jié)構(gòu)及設(shè)計(jì)的輸入方法。2掌握VHDL語言的組合電路設(shè)計(jì)方法。二? 實(shí)驗(yàn)設(shè)備與儀器
IAR Embedded Workbench 將支持RISC-V太空級(jí)處理器 NOEL-V
IAR Embedded Workbench 將支持 RISC-V 太空級(jí)處理器 NOEL-V 嵌入式開發(fā)軟件和服務(wù)的全球領(lǐng)導(dǎo)者 IAR Systems...
AC-Link數(shù)字音頻VHDL編/解碼的FPGA設(shè)計(jì)
數(shù)字音頻處理是指為真實(shí)再現(xiàn)聲音的逼真效果而對(duì)音頻進(jìn)行的編解碼處理技術(shù),它是寬帶網(wǎng)絡(luò)多媒體、移動(dòng)多媒體通信的關(guān)鍵技術(shù).Audio Codec′97(音頻數(shù)...
基于VHDL和FPGA的多種分頻的實(shí)現(xiàn)方法
分頻器是數(shù)字系統(tǒng)設(shè)計(jì)中的基本電路,根據(jù)不同設(shè)計(jì)的需要,我們會(huì)遇到偶數(shù)分頻、奇數(shù)分頻、半整數(shù)分頻等,有時(shí)要求等占空比,有時(shí)要求非等占空比。在同一個(gè)設(shè)計(jì)中有
基于單片機(jī)的表決式單片機(jī)多機(jī)冗余設(shè)計(jì)及VHDL語言編程示例
本文提出一種表決式單片機(jī)多機(jī)冗余設(shè)計(jì)方案。該方案不同于中央系統(tǒng)的多機(jī)冗余設(shè)計(jì)。大規(guī)模系統(tǒng)冗余大多采用完善而復(fù)雜的機(jī)間通訊協(xié)議實(shí)現(xiàn)系統(tǒng)重構(gòu),不太注重系統(tǒng)的...
本程序?qū)崿F(xiàn)功能: 分頻計(jì)數(shù)器,50MHz時(shí)鐘做分頻后的50%占空比方波驅(qū)動(dòng)蜂鳴器發(fā)聲
電子產(chǎn)品隨著技術(shù)的進(jìn)步,更新?lián)Q代速度可謂日新月異。EDAI‘輝lectronicDesignAutomatic)技術(shù)的應(yīng)用很好地適應(yīng)了這一特點(diǎn)。通過設(shè)計(jì)...
基于VHDL的99小時(shí)定時(shí)器設(shè)計(jì)及實(shí)現(xiàn)
傳統(tǒng)的定時(shí)器硬件連接比較復(fù)雜,可靠性差,而且計(jì)時(shí)時(shí)間短,難以滿足需要。本設(shè)計(jì)采用可編程芯片和VHDL語言進(jìn)行軟硬件設(shè)計(jì)
Altium在Altium Designer軟件內(nèi)新增Aldec FPGA仿真技術(shù)
Altium和Aldec簽署的OEM協(xié)議中決定將Aldec的FPGA仿真功能添加到Altium Designer軟件中去。該協(xié)議的簽署使進(jìn)行FPGA(現(xiàn)...
基于VHDL語言并選用FPGA設(shè)計(jì)了一個(gè)卷積碼編碼器
數(shù)字信號(hào)在有噪聲的信道中傳輸時(shí),由于受到干擾的影響,會(huì)發(fā)生誤碼。在設(shè)計(jì)數(shù)字通信系統(tǒng)時(shí),首先應(yīng)合理設(shè)計(jì)基帶信號(hào),選擇調(diào)制、解調(diào)方式,并采用均衡措施等,使誤...
2017-11-24 標(biāo)簽:fpgaFPGA設(shè)計(jì)vhdl 2.7k 0
介紹了數(shù)字系統(tǒng)設(shè)計(jì)中經(jīng)常用到的計(jì)數(shù)器,分頻器,選擇器,譯碼器,編碼器,寄存器,存儲(chǔ)器,輸入電路,顯示電路等基本單元電路的VHDL程序設(shè)計(jì)。學(xué)習(xí)要求:在教師講授這
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