VHDL語(yǔ)言的組合電路設(shè)計(jì)

實(shí)驗(yàn)八、VHDL語(yǔ)言的組合電路設(shè)計(jì)
一? 實(shí)驗(yàn)?zāi)康?br /> 1掌握VHDL語(yǔ)言的基本結(jié)構(gòu)及設(shè)計(jì)的輸入方法。
2掌握VHDL語(yǔ)言的組合電路設(shè)計(jì)方法。
二? 實(shí)驗(yàn)設(shè)備與儀器
1 計(jì)算機(jī)
2 MAX+PLUSⅡ工具軟件
3 EDA–V型實(shí)驗(yàn)箱
4 編程器件：FLEX10K10LC84-4
三? 實(shí)驗(yàn)內(nèi)容
設(shè)計(jì)并實(shí)現(xiàn)一個(gè)16-4優(yōu)先編碼器
四? 實(shí)驗(yàn)原理
?常用的編碼器有：4-2編碼器、8-3編碼器、16-4編碼器，下面我們用一個(gè)8-3編碼器的設(shè)計(jì)來(lái)介紹編碼器的設(shè)計(jì)方法。
8-3編碼器如圖8-1所示，其真值表如表8-1。

圖8-1? 8-3編碼器

表8-1 8-3優(yōu)先編碼器真值表

輸入

輸出

EIN

A2N

A1N

A0N

GSN

EON

整個(gè)編碼器的VHDL語(yǔ)言描述如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY ENCODE IS
?PORT(D:?IN?STD_LOGIC_VECTOR(7 DOWNTO 0);
??EIN:?IN?STD_LOGIC;
??A0N,A1N,A2N,GSN,EON:?OUT STD_LOGIC);
END ENCODE;
ARCHITECTURE A OF ENCODE IS
SIGNAL Q:?STD_LOGIC_VECTOR(2 DOWNTO 0);
BEGIN
A0N <=Q(0);? A1N<=Q(1);? A2N<=Q(2);
?PROCESS(D)
?BEGIN
??IF EIN =’1’ THEN
???Q<=”111”;
GSN<=’1’;? EON<=’1’;
??ELSIF?D(0)=’0’?THEN
???Q<=”111”;?GSN<=’0’;?EON<=’1’;
??ELSIF?D(1)=’0’?THEN
???Q<=”110”;?GSN<=’0’;?EON<=’1’;
??ELSIF?D(2)=’0’?THEN
???Q<=”101”;?GSN<=’0’;?EON<=’1’;
??ELSIF?D(3)=’0’?THEN
???Q<=”100”;?GSN<=’0’;?EON<=’1’;
??ELSIF?D(4)=’0’?THEN
???Q<=”011”;?GSN<=’0’;?EON<=’1’;
??ELSIF?D(5)=’0’?THEN
???Q<=”010”;?GSN<=’0’;?EON<=’1’;
??ELSIF?D(6)=’0’?THEN
???Q<=”001”;?GSN<=’0’;?EON<=’1’;
??ELSIF?D(7)=’0’?THEN
???Q<=”000”;?GSN<=’0’;?EON<=’1’;
??ELSIF?D=”11111111”??THEN
???Q<=”111”;?GSN<=’1’;?EON<=’0’;
??END IF;
?END PROCESS;
END A;
??
五? 實(shí)驗(yàn)步驟
1 請(qǐng)參考以上程序，編程實(shí)現(xiàn)設(shè)一個(gè)16-4優(yōu)先編碼器。
2 將編輯好的電路進(jìn)行編譯和仿真。
3輸入信號(hào)接實(shí)驗(yàn)箱的撥碼開(kāi)關(guān)，輸出信號(hào)接發(fā)光二極管。改變撥碼開(kāi)關(guān)的狀態(tài)，觀察實(shí)驗(yàn)結(jié)果。
4將ByteBlaster電纜的一端與計(jì)算機(jī)的并行口相連，另一端10針陰頭與實(shí)驗(yàn)板的插座相連。
5 選擇菜單命令Options/Hardware Setup，出現(xiàn)圖3-67所示設(shè)置編程硬件對(duì)話框。在Hardware Type欄的下拉條中選擇Byte Blaster；
6 單擊Configure按鈕，即開(kāi)始配置器件。若器件或電纜或電源有問(wèn)題，則會(huì)產(chǎn)生錯(cuò)誤警告信息。

六? 記錄實(shí)驗(yàn)結(jié)果并完成實(shí)驗(yàn)報(bào)告
記錄實(shí)驗(yàn)結(jié)果并完成實(shí)驗(yàn)報(bào)告。對(duì)16-4優(yōu)先編碼器造表，得到其真值表，并分析其運(yùn)算結(jié)果的正確性。

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VHDL語(yǔ)言(19337) VHDL語(yǔ)言(19337)
vhdl(131484) vhdl(131484)

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