AS1773協(xié)議

AS1773由美國汽車工程師協(xié)會制訂，是MIL-STD-1773的增強版[1]，現(xiàn)已被廣泛應用于航空、航天及工業(yè)控制等各個領域。該標準協(xié)議處理部分與MIL-STD-1773幾乎完全一樣。僅僅在傳輸速率上改為20 Mbps，在狀態(tài)字/命令字前面增加了前導碼。因此，AS1773和MIL-STD-1773兩種總線終端可采用相同的協(xié)議處理部分來實現(xiàn)。

AS1773協(xié)議簡介
1773總線上一共有總線控制器(Bus Controller, BC)、遠程終端(Remote Terminal, RT)和總線監(jiān)視器(Bus Monitor, BM)三種類型的終端。這三種終端都連接到總線上從而形成廣播信道。每個終端通常同時連接到多條總線上，并從中選擇一條總線用作平時通信的主總線，而其他總線則作為空閑的冗余總線，一旦主總線發(fā)生故障所有終端就切換到冗余總線繼續(xù)進行通信。所有終端在總線上以20 Mb/s的速度傳送信息，總線上最多能連接32個終端[2]。

突發(fā)同步
一般來講，數(shù)據(jù)通信中通常包括三種形式的數(shù)據(jù)格式，如圖1所示。第一種是連續(xù)模式，數(shù)據(jù)連續(xù)發(fā)送，而且“1”和“0”的比例接近平衡，兩個邏輯變化之間的間隔是嚴格固定的，例如在點到點通信中的4B5B線路碼等。第二種是突發(fā)模式，“1”和“0”的比例以及兩個邏輯變化之間的間隔是沒有嚴格的限制的，例如串行通信的RS-232接口。第三種是報模式和突發(fā)模式的混合模式，不同的報的幅度值可能是不同的，并且，不同的報之間有一個保護時間。這種類型的數(shù)據(jù)通常出現(xiàn)在報文傳輸?shù)耐ㄐ胖?，?a target="_blank">以太網(wǎng)等。對于突發(fā)同步來說，就是要對接收的突發(fā)數(shù)據(jù)進行同步
[2]。通過對異步傳輸模式—無源光網(wǎng)絡(Asynchronous Transfer Moder-Passive Optical Network, ATM-PON)的研究，可以發(fā)現(xiàn)ATM-PON的突發(fā)同步和1773協(xié)議突發(fā)同步比較類似，僅在前導的格式要求方面有一點區(qū)別。ATM-PON的前導包括前導碼、防護時間、功率恢復BYTE、突發(fā)同步關鍵字、BYTE 同步關鍵字等；1773的前導為16 b的“1”。因此可以在研究ATM-PON的基礎上，對其進行適當?shù)男薷?，來滿足1773協(xié)議的突發(fā)同步要求。對于ATM-PON的突發(fā)同步，目前主要有模擬、門控振蕩、多相時鐘三種方法對突發(fā)數(shù)據(jù)進行同步處理。下面對這三種方法分別進行說明。

圖1 數(shù)據(jù)格式

?模擬
本地時鐘信號和數(shù)據(jù)信號經(jīng)過限幅后進行積分，其中數(shù)據(jù)信號分為兩路積分，一路為高電平，一路為低電平。時鐘和數(shù)據(jù)經(jīng)過積分后的信號送入比較器，由跟蹤采樣電路對比較器輸出的差值進行采樣，采樣值用于控制壓控移相器，使輸入信號得到合適的延時，完成同步過程。
2.2 門控振蕩
這種方法的原理圖如圖2所示。振蕩系統(tǒng)包括3個振蕩器。A、B用于同步輸入信號，C用于控制A，B。A，B輸出的方波頻率要和輸入頻率一致。每一個振蕩器隨信號變化開啟或關斷，從而和輸入信號達到同步。如果振蕩器輸出頻率和輸入信號頻率一致的話，即使信號有長的連“0”或連“1”也可以保持同步。為了使A，B振蕩器達到一致?？梢圆捎米詣诱{(diào)諧的方式，引入1個主振C，使其連續(xù)運轉(zhuǎn)，并用鎖相環(huán)使它與外部固定參考頻率保持一致。頻率校制信號由兩個從振共享．從而使輸出時鐘達到理想要求[3]。這種無記憶系統(tǒng)有一個非常重要的持性，那就是在門控振蕩器關閉時，任何由于振蕩顛串或傳輸速率不匹配而積累的相位錯誤都會被去掉。這種方法對工藝的水平要求較高，并且不利于修改，成本也較高。對于速率較低的系統(tǒng)來說，用這種方法性價比不高。

圖2 門控振蕩原理框圖 圖3 多相時鐘系統(tǒng)框圖

2.3 多相時鐘
傳統(tǒng)的突發(fā)同步器中，主要包括多相時鐘和相位校準器、相關器及選擇器。圖3為基于多相時鐘的突發(fā)同步原理圖。由多相時鐘發(fā)生器產(chǎn)生多相時鐘，多相時鐘的最大相位差為360°。同時根據(jù)每路時鐘相位與主時鐘相位的關系，分別加入一定的延時，使抽樣后的每路數(shù)據(jù)都與主時鐘同步。抽樣后的數(shù)據(jù)進入相關器，相關器把抽樣的數(shù)據(jù)與關鍵字比較的結(jié)果傳給選擇器，選擇器根據(jù)每路數(shù)據(jù)的相關結(jié)果選出其中與關鍵字最為相關的那一路數(shù)據(jù)，輸出恢復后的數(shù)據(jù)和時鐘，從而達到突發(fā)同步的目的[4]。這種方法開發(fā)成本低、周期短，對于速率不是很高的系統(tǒng)，是一種理想的突發(fā)同步方式，但對速率比較高的系統(tǒng)，對現(xiàn)場可編程門陣列(Field Programmable Gate Array, FPGA)的要求相當?shù)母?，比較難于實現(xiàn)。

設計實現(xiàn)
3.1 設計原理
本文設計模塊由多相位時鐘產(chǎn)生電路、多路采樣電路、相位調(diào)整電路、判別搜索電路、開關及輸出電路等組成。多相位時鐘產(chǎn)生電路根據(jù)輸入的本地時鐘Clk0 產(chǎn)生相位間隔90°并與OLT同頻的4個時鐘信號，然后將這4個時鐘信號( Clk0、Clk1、Clk2、Clk3) 送到多路采樣電路。多路采樣電路用這4個時鐘信號對突發(fā)輸入的串行數(shù)據(jù)進行采樣，得到4路相位各異的數(shù)據(jù)，分別送到相位調(diào)整電路。相位調(diào)整電路將這四路相位各異的數(shù)據(jù)調(diào)整到Clk0 相位上，分別送到判別搜索電路及開關電路。判別搜索電路在規(guī)定的時間內(nèi)對4路數(shù)據(jù)碼流的前導碼進行搜索，當在相鄰的3個數(shù)據(jù)流中檢測到“101”時,便產(chǎn)生控制信號送至開關電路，以控制開關電路選用中間相位的數(shù)據(jù)作為所恢復的數(shù)據(jù)。輸出電路負責輸出被選中的數(shù)據(jù)和相應的Clk0 時鐘。
3.2 具體實現(xiàn)
本文通過多相時鐘的方法進行突發(fā)同步的實現(xiàn)，采用Altera公司的Cyclone EP1C6Q24C08的FPGA來實現(xiàn)突發(fā)同步電路。如圖4所示，40 MHz主時鐘信號，通過FPGA內(nèi)部的鎖相環(huán)形成4個相位相差90°的多相時鐘信號。分別對輸入數(shù)據(jù)進行抽樣，把四路抽樣數(shù)據(jù)進行相位調(diào)整，使其相位都調(diào)整到Clk0。然后搜索電路，對抽樣數(shù)據(jù)進行“101”的搜索，看那一路時鐘先得到“101”，然后選擇中間的一路數(shù)據(jù)進行輸出。即如果Clk0先采到數(shù)據(jù)，就把Clk2抽樣的數(shù)據(jù)作為恢復數(shù)據(jù)輸出；如果Clk1先采到數(shù)據(jù)就把Clk3抽樣的數(shù)據(jù)作為恢復數(shù)據(jù)輸出；如果Clk2先采到數(shù)據(jù)就把Clk0抽樣的數(shù)據(jù)作為恢復數(shù)據(jù)輸出；如果Clk3先采到數(shù)據(jù)就把Clk1抽樣的數(shù)據(jù)作為恢復數(shù)據(jù)輸出。搜索電路確定了最佳數(shù)據(jù)作為恢復數(shù)據(jù)后，便產(chǎn)生控制信號送至選擇輸出電路，輸出電路把保存在寄存器的采樣數(shù)據(jù)通過串行輸出最佳采樣的數(shù)據(jù)及時鐘。

基于AS1773協(xié)議的突發(fā)同步設計