寬帶中頻數(shù)字接收機的FPGA實現(xiàn)

摘要：本文提出了一種基于FPGA的寬帶中頻數(shù)字接收機的實現(xiàn)方法。

引言

在現(xiàn)代通信系統(tǒng)中，人們提出了各種各樣的全數(shù)字調(diào)制解調(diào)方案，全數(shù)字接收機的研究則是其中的關(guān)鍵，其中正交解調(diào)技術(shù)由于可以實現(xiàn)信號相位和幅度信息的提取，因而越來越受到廣泛的應(yīng)用。

與其它幾種解調(diào)方式相比QPSK調(diào)制方式抗噪聲性能好，功率頻譜段占用少，數(shù)據(jù)傳輸率高，是一種較好的調(diào)制方式。對于寬帶、高載頻的QPSK調(diào)制信號，如果用信號最高頻率兩倍以上的時鐘采樣，現(xiàn)有的器件根本無法滿足要求，所以必須采用欠采樣技術(shù)，降低系統(tǒng)對ADC器件和信號處理器件的性能要求。

現(xiàn)在大規(guī)模集成電路設(shè)計已經(jīng)發(fā)展到在一片芯片上集成一個復雜系統(tǒng)的規(guī)模，所以單模塊、單芯片的接收機不僅是可實現(xiàn)的，而且是一種必然趨勢。用軟件實現(xiàn)接收機解調(diào)功能并利用高速FPGA芯片，可以把整個接收機解調(diào)部分用單芯片實現(xiàn)；通過修改軟件，可以改變接收機的功能，而且由于在軟件、硬件上都是一個模塊，可以方便的進行功能擴展以及與其它系統(tǒng)連接，這也符合軟件無線電的思想。基于以上原因，在此提出一種單芯片FPGA實現(xiàn)的寬帶中頻數(shù)字接收機系統(tǒng)。

圖1 中頻數(shù)字接收機

圖2 NCO結(jié)構(gòu)圖

圖3 解調(diào)器軟件實現(xiàn)

系統(tǒng)結(jié)構(gòu)

該接收機實現(xiàn)對載波頻率70MHz、數(shù)據(jù)率9.856Mbps、最大載波頻偏±80kHz的QPSK調(diào)制信號解調(diào)。接收的調(diào)制信號經(jīng)過AGC和帶通濾波器，通過高速ADC中頻采樣，數(shù)字信號送FPGA實現(xiàn)解調(diào)功能(見圖1)。

由于接收信號是高載頻、帶通信號，所以必須采用欠采樣技術(shù)。對于本系統(tǒng)，信號載頻70MHz、帶寬約10MHz，則

fh=n·B+k·B

其中B是帶寬,這里取10MHz,n=7,k=0.5根據(jù)采樣定理，采樣最低頻率為：

fs=2B(1+k/n)

大約等于21.4MHz。采樣頻率的選擇要考慮兩個因素：一是要滿足帶通信號的抽樣定理，抽樣后頻譜不能發(fā)生混疊；二是采樣后的數(shù)據(jù)率要滿足后級處理的要求。對于本系統(tǒng)采樣頻率選40MHz，采樣后信號頻譜會鏡像到以10MHz為中心帶寬10MHz的頻段上。

A/D變換后數(shù)字信號直接進FPGA完成解調(diào)，提取調(diào)制數(shù)據(jù)。由于采用全數(shù)字解調(diào)方式，I、Q兩路數(shù)字混頻器和濾波器的特性完全一致，避免了模擬解調(diào)時由于模擬器件特性的一致性和穩(wěn)定性不理想而導致的I、Q通道間幅度不平衡及相位正交誤差較大的現(xiàn)象。對于采用相干解調(diào)的接收機，由于接收到的調(diào)制信號通常會有多普勒頻移和載波頻差，所以解調(diào)性能的好壞主要取決于載波恢復和時鐘提取的精度。

載波恢復電路采用數(shù)字COSTAS環(huán)，它將載波提取和解調(diào)結(jié)合起來，在提取載波的同時完成解調(diào)功能。這種環(huán)路具有矩形的鑒相特性，具有較小的靜態(tài)相差和較大的鎖定帶寬；同時，其鑒相特性有四重相位模糊度，所以必須在調(diào)制時增加絕對/相對碼變換電路，解調(diào)時加上相對/絕對碼變換電路克服相位模糊。載波恢復電路中的核心是本地振蕩源的產(chǎn)生，在數(shù)字電路中采用數(shù)控振蕩源(NCO)產(chǎn)生本地載波，NCO(見圖2)頻率捷變速度快、相對帶寬很寬、頻率分辨率高，能輸出完全正交的兩路載波。

NCO的輸出頻率為：

fnco=DF·fclk/2π=FCW·fclk/2a

其中FCW是頻率控制字，a是頻率控制字字長，fclk是時鐘頻率。

時鐘提取(位同步)采用超前-滯后數(shù)字鎖相環(huán)電路，輸入相位基準與本地參考時鐘n次分頻后的相位脈沖進行相位比較，產(chǎn)生超前或滯后脈沖，在控制電路作用下調(diào)整碼元同步脈沖的相位。調(diào)整的原理是當參考相位脈沖超前于輸入相位基準時，相位比較器輸出超前脈沖，觸發(fā)扣除門扣除一個脈沖，參考相位脈沖的相位就推后1/n周期；相反，當參考相位脈沖滯后于輸入相位基準時，相位比較器輸出滯后脈沖觸發(fā)添加門添加一個脈沖，參考相位脈沖的相位就提前1/n周期。經(jīng)過反復調(diào)整相位，即實現(xiàn)碼元同步，產(chǎn)生位同步時鐘。

完成載波恢復、時鐘同步后，進行碼元的取樣判別、相對碼/絕對碼變換以及并/串轉(zhuǎn)換，最終，輸出解調(diào)數(shù)據(jù)。

軟件接收機及硬件實現(xiàn)

在現(xiàn)代電子設(shè)計中，為了縮短設(shè)計周期，電子設(shè)計自動化(EDA)逐漸成為項目設(shè)計成敗的關(guān)鍵。Quartus II是Altera公司提供的FPGA開發(fā)平臺，集成了編輯、仿真、綜合、芯片編程等FPGA開發(fā)所需全部工具，配合其他系統(tǒng)級仿真軟件，可以大大縮短系統(tǒng)設(shè)計周期。FPGA芯片采用Altera公司的EP1S10系列，具有豐富的內(nèi)部資源和齊全的外部接口。

綜合后芯片主要資源占用如表1。

軟件實現(xiàn)過程中，最關(guān)鍵的是要正確、有效的實現(xiàn)高速、復雜的組合邏輯和時序邏輯電路，用可綜合的硬件描述語言程序?qū)崿F(xiàn)系統(tǒng)功能。由于解調(diào)部分全部在FPGA中完成，整個系統(tǒng)只需要一片FPGA芯片和相應(yīng)的配置芯片以及A/D轉(zhuǎn)換器、模擬濾波器、射頻處理電路再加上電源供給電路和信號輸出接口，硬件結(jié)構(gòu)非常簡單。

系統(tǒng)仿真及實測結(jié)果

圖4是系統(tǒng)在載波頻差+20KHz時仿真結(jié)果，圖5是系統(tǒng)硬件實測時I、Q兩路在示波器上顯示的解調(diào)結(jié)果。

結(jié)語

經(jīng)過實際硬件測試，各功能模塊工作正常，接收機完全滿足系統(tǒng)設(shè)計要求；而且系統(tǒng)結(jié)構(gòu)簡單、功耗低、調(diào)試方便。隨著大規(guī)模集成電路設(shè)計技術(shù)的不斷發(fā)展，高速數(shù)字信號處理器的產(chǎn)生以及高效EDA工具的應(yīng)用，復雜系統(tǒng)的模塊化集成將會越來越容易。■