隨著數(shù)字電路向高集成度、高性能、高速度、低工作電壓、低功耗等方向發(fā)展，數(shù)字電路中的△I噪聲的特性和抑制△I噪聲的技術(shù)成為一個(gè)亟待系統(tǒng)、深入研究的領(lǐng)域。

　　△I噪聲的產(chǎn)生過程及其基本特點(diǎn)表明[1,2]：△I噪聲是由數(shù)字電路的電路結(jié)構(gòu)和工作過程決定的，恰當(dāng)?shù)?a href="http://m.makelele.cn/v/tag/167/" target="_blank">電路設(shè)計(jì)只能在一定程度上減小(而不可能消除)△I噪聲?！鱅噪聲是數(shù)字電路固有的。數(shù)字電路中不同單元產(chǎn)生的△I噪聲會(huì)發(fā)生疊加，電路的規(guī)模越大，疊加出現(xiàn)的可能性越大，造成的電流尖峰脈沖越強(qiáng);△I噪聲是寬帶噪聲源，頻譜寬度主要由電路的速度決定，速度越高，頻譜范圍越寬;△I噪聲同時(shí)產(chǎn)生傳導(dǎo)騷擾和輻射騷擾，電路的速度越高，輻射發(fā)射越強(qiáng)。

　　本文在△I噪聲的產(chǎn)生過程及其基本特點(diǎn)的基礎(chǔ)上，研究△I噪聲的主要危害。

　　1電源電壓波動(dòng)

　　1.1寄生電阻引起的電源電壓波動(dòng)

　　數(shù)字IC內(nèi)部和數(shù)字系統(tǒng)中都有電源分配網(wǎng)絡(luò)。電源分配網(wǎng)絡(luò)的導(dǎo)線都有寄生電阻。電源電流尖峰脈沖(△I噪聲)通過電源分配網(wǎng)絡(luò)時(shí)，會(huì)產(chǎn)生歐姆電壓降。從而引起電源電壓波動(dòng)。

　　對(duì)數(shù)字IC內(nèi)部的電源分配網(wǎng)絡(luò)，以目前流行的“Vanilla” 0.25μm CMOS工藝為例，考慮一條長(zhǎng)2cm的電源線(VDD)或地線(IC內(nèi)部互連線)，其上每1μm寬度的電流為1mA。這一電流密度接近于一條鋁線所能承受電流的最大值，原因是電遷移(electronmigration)的影響[3]。該導(dǎo)線(1μm寬度)的電阻為1kΩ。一個(gè)1mA/μm的電流將導(dǎo)致1V的電壓降。這一電源電壓波動(dòng)將降低噪聲容限，并使電路各點(diǎn)的邏輯電平與離開電源端的距離有關(guān)。

　　如圖1所示，把一個(gè)離電源引線和地引線都很遠(yuǎn)的反相器連接到一個(gè)接近電源的器件上。由于電源地線上的電壓降IR(歐姆電壓降)引起的邏輯電平差可能使晶體管TN部分導(dǎo)通，可能引起一個(gè)預(yù)充電的節(jié)點(diǎn)X意外放電。如果連接的門是靜態(tài)的，則有可能引起靜態(tài)功耗。

　　總之，來自片上邏輯電路和存儲(chǔ)器及輸入/輸出(I/O)引線上的電流脈沖會(huì)造成電源分配網(wǎng)絡(luò)上產(chǎn)生電壓降，這是片上電源噪聲的主要來源。除了造成可靠性降低的風(fēng)險(xiǎn)外，電源網(wǎng)絡(luò)的歐姆電壓降也會(huì)影響系統(tǒng)的性能，因?yàn)殡娫措妷旱囊粋€(gè)很小的下降都可能造成延時(shí)的明顯增加。

　　無論是數(shù)字IC內(nèi)部的電源分配網(wǎng)絡(luò)的導(dǎo)線(目前多用鋁)，還是數(shù)字系統(tǒng)中的電源分配網(wǎng)絡(luò)的導(dǎo)線(一般用銅)，都存在趨膚效應(yīng)(skin effect)。趨膚效應(yīng)使導(dǎo)線的有效導(dǎo)電截面積隨信號(hào)頻率的升高而減小，使導(dǎo)線的電阻隨信號(hào)頻率的升高而增大(

　　由于△I噪聲是寬帶噪聲源，所以趨膚效應(yīng)會(huì)使電源分配導(dǎo)線的電阻顯著變大(相對(duì)于直流電阻)，進(jìn)而使歐姆電壓降顯著變大。

　　1.2 寄生電感引起的電源電壓波動(dòng)

　　電源分配網(wǎng)絡(luò)還有寄生電感，數(shù)字IC的電源地線也有寄生電感。

　　電源電流尖峰脈沖(△I噪聲)通過電感時(shí)，會(huì)產(chǎn)生感應(yīng)電壓，從而引起電源電壓波動(dòng)。

　　單個(gè)TTL反相器引起的電源電流尖峰脈沖最小值約為30mA[1,2]，設(shè)門電路的狀態(tài)轉(zhuǎn)換時(shí)間為2ns，設(shè)電源地線的寄生電感L=500nH，則引起的電源電壓波動(dòng)為:

　　這樣高的尖峰脈沖電壓通過邏輯器件之間的驅(qū)動(dòng)線耦合到其他邏輯器件的輸入端，幅值很可能超過TTL系列輸入低電平的上限值0.8V，從而造成邏輯電路的誤動(dòng)作。

　　CMOS數(shù)字IC中電源電流尖峰脈沖(△I噪聲)經(jīng)封裝寄生電感引起的電源電壓波動(dòng)如圖2所示。圖中電路是數(shù)字IC輸出壓焊塊驅(qū)動(dòng)器(output pad driver)的最后一級(jí)，它驅(qū)動(dòng)一個(gè)10pF的負(fù)載電容，電壓擺幅(voltage swing)為2.5V。反相器的尺寸設(shè)計(jì)成使輸出信號(hào)的上升時(shí)間和下降時(shí)間(tr和tf)等于1ns。由于電源和接地線是通過電源引線連到外部電源上的，所以兩根連線都具有一個(gè)寄生串聯(lián)電感L。對(duì)于傳統(tǒng)的穿孔(through-hole)封裝技術(shù)，其電感一般為2.5nH左右。為簡(jiǎn)化分析，假設(shè)反相器的作用像一個(gè)電流源，以不變的電流充(放)電負(fù)載電容。為達(dá)到1ns的輸出上升時(shí)間和下降時(shí)間，所需要的平均電流為：

　　Iav=[10pF×(0.9-0.1)×2.5V]/1ns=20mA

　　當(dāng)這一情形發(fā)生在緩沖器輸入端并由一個(gè)很陡的階躍函數(shù)來驅(qū)動(dòng)時(shí)，若tf=50ns，則仿真得到突變的電流變化可在寄生電感上引起高達(dá)0.95V的尖峰電壓。事實(shí)上，如果這一電壓降本身不能使翻轉(zhuǎn)變慢和降低對(duì)電流的要求，它的值會(huì)更大。然而，如此大的電源電壓波動(dòng)是不能允許的。

　　在一個(gè)實(shí)際的電路中，單個(gè)電源引線常常用于許多門或輸出驅(qū)動(dòng)器。這些驅(qū)動(dòng)器同時(shí)切換會(huì)引起更為嚴(yán)重的瞬態(tài)電流和電壓降。結(jié)果，內(nèi)部電源電壓與外部電源電壓有相當(dāng)大的偏差。例如，如果一條輸出總線的16個(gè)輸出驅(qū)動(dòng)器的電源線都連到同一條封裝引線上，則它們同時(shí)切換時(shí)會(huì)引起至少1.1V的電壓降。

　　1.3 電源電壓波動(dòng)與時(shí)鐘抖動(dòng)

　　時(shí)鐘是數(shù)字系統(tǒng)的核心之一。時(shí)鐘的產(chǎn)生與分布對(duì)系統(tǒng)的性能和功耗都有顯著影響。時(shí)鐘偏差(clock skew)和時(shí)鐘抖動(dòng)(clock jitter)[6]是主要問題，它們會(huì)導(dǎo)致數(shù)字系統(tǒng)的性能下降或工作出錯(cuò)。然而，電源電壓波動(dòng)是引起時(shí)鐘分布網(wǎng)絡(luò)中抖動(dòng)的主要原因[7]。

　　從上述分析可見，△I噪聲會(huì)引起電源電壓波動(dòng)。電源電壓波動(dòng)造成的不良后果是多方面的、是嚴(yán)重的?？紤]到數(shù)字電路的規(guī)模越來越大及△I噪聲的疊加性，這一問題會(huì)變得更加嚴(yán)重。

　　一個(gè)數(shù)字系統(tǒng)要求對(duì)各個(gè)門電路提供穩(wěn)定的電源電壓。為了確保正常工作，電源電壓的波動(dòng)應(yīng)控制在幾百毫伏以內(nèi)。所以，電源電流尖峰脈沖問題，已成為現(xiàn)代數(shù)字設(shè)計(jì)中必須解決的關(guān)鍵問題之一。

　　2電路內(nèi)部噪聲

　　在模擬電路中，外界噪聲通常是關(guān)注的重點(diǎn)。而對(duì)于數(shù)字電路，則內(nèi)部噪聲最值得關(guān)注。一般來說，產(chǎn)生內(nèi)部噪聲源的原因包括地線噪聲、電源線噪聲、傳輸線(transimission line)反射、串?dāng)_(crosstalk)等，其中最重要的噪聲源是地線噪聲和電源線噪聲。

　　2.1 地線噪聲

　　由△I噪聲產(chǎn)生過程的分析可知，負(fù)載電容CL在放電時(shí)引起電流尖峰脈沖，該電流尖峰脈沖流經(jīng)接地線。由于接地線存在寄生電感，所以電流尖峰脈沖流經(jīng)接地線時(shí)，便產(chǎn)生噪聲電壓，即地線噪聲(接地線還有寄生電阻，但相對(duì)于寄生電感引起的噪聲而言，其引起的噪聲要小得多，可以不予考慮)。

　　實(shí)際上，由兩個(gè)晶體管同時(shí)導(dǎo)通引起的電流尖峰脈沖也流經(jīng)接地線，但由于相對(duì)于負(fù)載電容CL放電引起的電流尖峰脈沖而言，該電流尖峰脈沖要弱得多，所以在分析電流尖峰脈沖在接地線上引起的噪聲時(shí)，該電流可以不予考慮。

　　為方便起見，在具體分析地線噪聲的產(chǎn)生與危害時(shí)，可將邏輯電路等效為圖3所示的形式。

　　當(dāng)開關(guān)2 接通時(shí)，負(fù)載電容CL對(duì)地放電。隨著上電壓的下降，其存儲(chǔ)的電荷流向地，在接地回路上形成一個(gè)電流尖峰脈沖，記作Idischarge。

　　隨著放電電流建立然后衰減，這一電流變化通過接地引腳的電感起作用，在器件外的系統(tǒng)地平面與封裝內(nèi)的地之間感應(yīng)產(chǎn)生了一個(gè)電壓VGND，其大小為:

　　與滿幅值的輸出電壓相比，VGND通常較小。它不會(huì)嚴(yán)重影響發(fā)送信號(hào)，但會(huì)嚴(yán)重干擾負(fù)載，影響對(duì)信號(hào)的接收。因?yàn)閷?duì)接收電路而言，VGND脈沖就像是直接疊加在輸入信號(hào)上的噪聲。

　　以上是TTL電路的情況。雖然CMOS電路的拓?fù)?topology)結(jié)構(gòu)不同，但噪聲脈沖的概念是一樣的。

　　如果同一芯片上的N個(gè)容性負(fù)載相應(yīng)的N路輸出同時(shí)轉(zhuǎn)換，則會(huì)得到N倍的地電流，于是噪聲脈沖的增大也接近N倍。

　　地線噪聲可能破壞數(shù)字系統(tǒng)的正常工作。例如參考文獻(xiàn)[4]中所述，一個(gè)TTL 八D觸發(fā)器，由單一時(shí)鐘輸入，驅(qū)動(dòng)一組32個(gè)存儲(chǔ)器的芯片組。以每條輸入線5pF負(fù)載電容計(jì)算，每條地址線的容性負(fù)載為160pF。分析可知，地線噪聲可能引起雙重觸發(fā)(誤觸發(fā))。然而，從外部觀測(cè)時(shí)鐘輸入，顯示的是一個(gè)完全干凈的信號(hào)，錯(cuò)誤只出現(xiàn)在器件封裝內(nèi)部。

　　測(cè)試表明，74HC174(四觸發(fā)器)中單個(gè)觸發(fā)器輸出跳變引起噪聲脈沖VGND大約為150mV，而在74F174上引起的噪聲脈沖VGND是400mV。進(jìn)一步分析可知，這樣大的脈沖足以引起嚴(yán)重問題。

　　在工程實(shí)踐中，可用下式估算噪聲脈沖VGND的大小：

　　式中，tr(f)為邏輯器件的上升(或下降)時(shí)間(10%~90%轉(zhuǎn)換時(shí)間)，△V為轉(zhuǎn)換電壓。tr(f)和△V的大小取決于邏輯電路系列的性能指標(biāo)，計(jì)算時(shí)取典型值。

　　實(shí)際上，這種地線噪聲已成為現(xiàn)代數(shù)字系統(tǒng)中的主要噪聲源之一，其危害往往嚴(yán)重而復(fù)雜。除了上面的示例外，邊沿觸發(fā)器的輸入線(如復(fù)位和中斷服務(wù)線)也特別容易受到地線噪聲的影響。地線噪聲引起的EMI輻射已成為一些數(shù)字電子產(chǎn)品不能通過相關(guān)的EMC強(qiáng)制測(cè)試認(rèn)證的主要原因之一。

　　2.2 電源線噪聲

　　由于電源分配網(wǎng)絡(luò)有寄生電感和寄生電阻，因而當(dāng)△I噪聲電流流過時(shí)，便產(chǎn)生噪聲電壓(自感電壓和歐姆電壓降)，即電源線噪聲。

　　對(duì)數(shù)字IC而言，電源線噪聲是電源噪聲的主要來源。

　　電源線噪聲會(huì)引起電源電壓波動(dòng)。電源電壓波動(dòng)帶來的危害在本文的前面已討論過，故不贅述。

　　在數(shù)字系統(tǒng)中，地線噪聲的影響較電源線噪聲的影響大。因?yàn)殡娫淳€噪聲可以通過合理使用去耦電容器(decoupling capacitor)予以有效控制，而地線噪聲無法通過去耦的方法來解決。

　　3 輸出波形畸變和延時(shí)增加

　　3.1 輸出波形畸變

　　TTL反相器負(fù)載電容CL的放電回路的等效電阻Req很小[1,2]，這個(gè)回路就成為一個(gè)高Q值的RLC串聯(lián)電路，容易產(chǎn)生振蕩，引起邏輯門的輸出波形畸變(振鈴，ringing)，甚至使輸出電壓從正電壓變成負(fù)電壓。實(shí)際上，負(fù)載電容CL充電時(shí)，充電回路也形成一個(gè)RLC串聯(lián)諧振電路，但由于R4相當(dāng)于串聯(lián)諧振電路中的一個(gè)阻尼電阻(damping resistor)，所以該串聯(lián)諧振電路引起的振鈴不嚴(yán)重，通常不予考慮。

　　振鈴幅度足夠大時(shí)，就會(huì)在負(fù)載電路(接收端)的輸入端產(chǎn)生非法的電平過渡，使傳送的信息出錯(cuò)，并可能出現(xiàn)影響邏輯設(shè)計(jì)的寄生邏輯狀態(tài)。在有些情況下，振蕩幅度可能超過電壓的極限值，造成器件損壞[8]。

　　3.2 延時(shí)增加

　　△I噪聲引起電源電壓降低。由反相器的電路結(jié)構(gòu)和工作原理可知，電源電壓降低使反相器的驅(qū)動(dòng)能力降低，進(jìn)而使反相器的延時(shí)增加。

　　由于數(shù)字電路的輸出端一般都有緩沖器，緩沖器與反相器的結(jié)構(gòu)和性能基本相同，所以△I噪聲將使數(shù)字電路的延時(shí)增加。而且，由于△I噪聲在電源分配網(wǎng)絡(luò)的不同位置引起的電源電壓下降不同，所以對(duì)不同位置的緩沖器造成的延時(shí)增加也不同，這將使對(duì)數(shù)字電路的時(shí)序分析變得更加復(fù)雜。

　　4 功耗增加

　　4.1 TTL反相器功耗增加

　　根據(jù)TTL反相器電源電流尖峰脈沖波形[1,2]，可求得電源電流尖峰脈沖引起的功耗增加。在計(jì)算時(shí)，因輸出電平由高向低轉(zhuǎn)換的過程中產(chǎn)生的電源電流尖峰脈沖相對(duì)很小，故忽略不計(jì)。

　　為簡(jiǎn)化計(jì)算，可將電流尖峰脈沖近似為三角形脈沖，并認(rèn)為尖峰電流的持續(xù)時(shí)間等于傳輸延遲時(shí)間tPHL。如果每個(gè)周期中輸出高、低電平持續(xù)的時(shí)間相等，在考慮電源電流尖峰脈沖的影響之后，電源電流的平均值將為:

　　式中，IL為輸出為低電平時(shí)的電源電流，IH為輸出為高電平時(shí)的電源電流，IP為電源電流尖峰脈沖的峰值，f為輸入信號(hào)的頻率，tPLL為門電路的傳輸延遲時(shí)間。

　　式(4)中第2項(xiàng)為電源電流尖峰脈沖引起的電源平均電流增加。

　　對(duì)于TTL反相器，已算出IL≈3.4mA、IH≈1mA和Ip=34.7mA[1,2]，并知tPLL=15ns。若輸入電壓信號(hào)為f=5MHz的矩形波，且占空比(duty cycle)為50%，將相關(guān)數(shù)據(jù)代入式(4)，可求得此時(shí)電源電流的平均值為ICCAV=3.37mA。這個(gè)結(jié)果比單純地用IL和IH平均所得到的數(shù)值增加了53%。

　　4.2 CMOS反相器功耗增加

　　根據(jù)CMOS反相器瞬時(shí)導(dǎo)通電流的波形[1,2]，可求得CMOS反相器瞬時(shí)導(dǎo)通電流引起的功耗。

　　為簡(jiǎn)化計(jì)算，可將電流脈沖近似為三角形脈沖，且認(rèn)為反相器的上升和下降響應(yīng)是對(duì)稱的。在這樣的假定下，可求得平均功耗為:

　　式中，IP為電源電流尖峰脈沖的峰值，tT=t2-t1=t4-t3為TP和TN同時(shí)導(dǎo)通的時(shí)間，f為輸入信號(hào)的頻率。

　　根據(jù)CMOS反相器對(duì)負(fù)載電容充、放電電流的波形，可求得iP和iN所產(chǎn)生的平均功耗為[1,2]:

　　式中, iP、iN分別表示負(fù)載電容CL充、放電電流。

　　CMOS反相器的動(dòng)態(tài)功耗比靜態(tài)功耗大得多，一般情況下，靜態(tài)功耗可以不予考慮。

　　例如，對(duì)一個(gè)專門的CMOS反相器，VDD=15V，靜態(tài)電源電流IDD≤1μA，負(fù)載電容=60pF。輸入信號(hào)為理想的矩形波，頻率f=100kHz。據(jù)式(6)可得PC=CL f V2DD=1.35mW，而靜態(tài)功耗為PS=IDDVDD=0.015mW,顯然，PC>>PS。

　　值得注意的是，隨著數(shù)字IC的發(fā)展，頻率f(工作速度)不斷提高。同時(shí)，數(shù)字IC中門的數(shù)目越來越多，芯片上總電容(CL)也在增加。這都將引起功耗進(jìn)一步增大。

　　從上述分析可見，△I噪聲會(huì)引起數(shù)字電路的功耗明顯增加，且隨著數(shù)字電路向高速度和大規(guī)模方向的不斷發(fā)展，這一問題會(huì)越來越突出，已逐步成為數(shù)字設(shè)計(jì)的關(guān)鍵問題之一。

　　5 輻射發(fā)射

　　對(duì)△I噪聲引起的輻射發(fā)射，小環(huán)天線方式是主要的。

　　設(shè)小環(huán)天線的環(huán)路面積為A、電流大小為I、電流頻率為f，則在距離為r處的自由空間的輻射電場(chǎng)強(qiáng)度為[9,10]:

　　式(8)表明，小型環(huán)狀天線的輻射強(qiáng)度與電流大小I、電流頻率的平方及環(huán)路面積A成正比。

　　由△I噪聲的基本特點(diǎn)可知， △I噪聲引起的輻射發(fā)射十分復(fù)雜，與很多具體因素有關(guān)，定量計(jì)算是很困難的。為了對(duì)△I噪聲引起的輻射發(fā)射的強(qiáng)度有一個(gè)定量的概念，作如下分析。

　　利用式(8)解環(huán)路面積A，可得到不超過標(biāo)準(zhǔn)發(fā)射限值的最大環(huán)路面積。面積A可表示為:

　　式中, ER表示輻射電場(chǎng)強(qiáng)度(μV/m)，r表示環(huán)路與測(cè)量點(diǎn)的距離(m)，f為電流頻率(MHz)，I為電流大小(mA)，A為環(huán)路面積(cm2)。

　　對(duì)一個(gè)TTL反相器，若取I=35mA，f=30MHz，r=3m，ER=100μV/m，則由式(9)可求得A=3.6cm2。

　　r=3m時(shí)ER=100μV/m是美國(guó)FCC(Federal Communications Commission)標(biāo)準(zhǔn)B類產(chǎn)品(住宅應(yīng)用)所允許的輻射限值。也就是說，當(dāng)I=35mA、f=30MHz時(shí)，若A>3.6cm2，則輻射超標(biāo)。

　　若再考慮到△I噪聲具有疊加性，以及數(shù)字電路的速度越來越高，則△I噪聲引起的輻射發(fā)射問題更為嚴(yán)重?，F(xiàn)在△I噪聲引起的輻射發(fā)射已成為很多數(shù)字系統(tǒng)(電子產(chǎn)品)難以通過EMC強(qiáng)制測(cè)試認(rèn)證的主要原因。

　　△I噪聲主要引起數(shù)字系統(tǒng)的電源電壓波動(dòng)、電路內(nèi)部噪聲、輸出波形畸變和傳播延遲、功耗增加、輻射騷擾等嚴(yán)重問題。這些危害集中體現(xiàn)在兩個(gè)方面。一方面會(huì)導(dǎo)致系統(tǒng)本身性能下降、工作出錯(cuò)甚至完全失效。對(duì)系統(tǒng)本身造成的危害一般是多方面的，且往往相互交錯(cuò)。另一方面會(huì)導(dǎo)致系統(tǒng)的輻射發(fā)射超標(biāo)。輻射發(fā)射超標(biāo)已成為很多數(shù)字系統(tǒng)(電子產(chǎn)品)不能通過EMC強(qiáng)制測(cè)試認(rèn)證的主要原因。

　　△I噪聲的危害，與很多具體因素有關(guān)，一些危害相互交錯(cuò)、相互影響，很難對(duì)它們進(jìn)行簡(jiǎn)單地分類。所以，目前對(duì)其建模與仿真尚在研究階段，是EDA技術(shù)中最困難的問題之一。