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　　本文針對藍牙系統(tǒng)，設(shè)計時考慮寄生電感的影響，采用TSMC 0.18μm CMOS工藝設(shè)計出了一個差分E類功率放大器，有效地抑制了寄生電感對系統(tǒng)性能的影響，同時給出了設(shè)計方法和設(shè)計過程。

　　CMOS工藝指互補金屬氧化物(PMOS管和NMOS管)共同構(gòu)成的互補型MOS集成電路制造工藝，它的特點是低功耗。由于CMOS中一對MOS組成的門電路在瞬間看，要么PMOS導(dǎo)通，要么NMOS導(dǎo)通，要么都截至，比線性的三極管(BJT)效率要高得多，因此功耗很低。

　　在計算機領(lǐng)域，CMOS常指保存計算機基本啟動信息(如日期、時間、啟動設(shè)置等)的芯片。有時人們會把CMOS和BIOS混稱，其實CMOS是主板上的一塊可讀寫的RAM芯片，是用來保存BIOS的硬件配置和用戶對某些參數(shù)的設(shè)定。CMOS可由主板的電池供電，即使系統(tǒng)掉電，信息也不會丟失。CMOS RAM本身只是一塊存儲器，只有數(shù)據(jù)保存功能。而對BIOS中各項參數(shù)的設(shè)定要通過專門的程序。BIOS設(shè)置程序一般都被廠商整合在芯片中，在開機時通過特定的按鍵就可進入BIOS設(shè)置程序，方便地對系統(tǒng)進行設(shè)置。因此BIOS設(shè)置有時也被叫做CMOS設(shè)置。

　　1 理想射頻E類功放工作原理及設(shè)計方程

　　晶體管E類功率放大器由單個晶體管和負載網(wǎng)絡(luò)等組成。在激勵信號作用下，晶體管工作在開關(guān)狀態(tài)。當(dāng)晶體管飽和導(dǎo)通時，漏端電壓波形由晶體管決定，即由晶體管的導(dǎo)通電阻決定。當(dāng)晶體管截至?xí)r，漏端電壓波形由負載網(wǎng)絡(luò)的瞬態(tài)響應(yīng)所決定。

　　E類功率放大器要保持高效率，其負載網(wǎng)絡(luò)的瞬態(tài)響應(yīng)必須滿足以下3個條件：(1)晶體管截至?xí)r，漏端電壓必須延遲到晶體管"開關(guān)"斷開后才開始上升。(2)晶體管導(dǎo)通時，漏端電壓必須為零。(3)晶體管飽和導(dǎo)通時，漏端電壓對時間的導(dǎo)數(shù)必須為零。

　　根據(jù)上述3點，具體分析E類功率放大器工作原理及其電路參數(shù)的計算。圖l為E類功率放大器的電路原理圖，其中Cd為MOS管寄生電容與片上電容的和，L1 為高頻扼流圈。L0,C0為串聯(lián)諧振網(wǎng)絡(luò)，Rload為等效負載。當(dāng)晶體管飽和導(dǎo)通時，漏端電壓為零，由于負載網(wǎng)絡(luò)的影響，電流Ld(ωt)有一個上升和下降的過程。當(dāng)晶體管截至?xí)r，漏端電壓則完全由負載網(wǎng)絡(luò)所決定。圖2所示為理想E類功放漏端電壓和電流時域波形，由圖可知所以Id(ωt)與 Vds(ωt)不同時出現(xiàn)，使放大器效率趨近于100%,該效率主要由負載網(wǎng)絡(luò)參數(shù)最佳設(shè)計來實現(xiàn)的。

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　　由文獻可求得圖1所示電路中各個元件的值，即

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　　2 射頻CMOS E類功率放大器非理想因素分析

　　分析了理想功放的設(shè)計方程，有載QL的選擇，負載網(wǎng)絡(luò)元器件的選取等，但是這些理論基礎(chǔ)都建立在理想情況下，而在實際設(shè)計中，必須考慮非理想的因素。非理想因素有多種：

　　(1)寄生電感的影響。

　　(2)有限的Chock電感。

　　(3)NMOS開關(guān)管有限的導(dǎo)通電阻。

　　(4)NMOS管寄生電容Cd的非線性。

　　(5)負載網(wǎng)絡(luò)的有限Q值。

　　(6)功率放大器阻抗匹配網(wǎng)絡(luò)的損耗。

　　其中寄生電感對功放的設(shè)計結(jié)果影響最大，因此將著重分析寄生電感的產(chǎn)生及其改進措施。