數(shù)字時序：注意事項

　　每種數(shù)字輸出驅(qū)動器都有時序關(guān)系，需要密切關(guān)注。由于CMOS和LVDS有多種數(shù)據(jù)輸出，需要有路由路徑來盡量減小偏斜。如果差別過大，可能就無法在接收器上實現(xiàn)合適的時序。

　　此外，時鐘信號也需要通過路由傳輸，并與數(shù)據(jù)輸出保持一致。時鐘輸出和數(shù)據(jù)輸出之間的路由路徑也必須格外注意，這也是為了確保偏斜不會太大。

　　在采用JESD204接口的CML中，數(shù)字輸出之間的路由路徑也必須加以注意。需要管理的數(shù)據(jù)輸出大大減少，因此，這一任務(wù)比較容易完成，但也不能完全忽略。這種情況下，時鐘內(nèi)置于數(shù)據(jù)中，因此無需擔(dān)心數(shù)據(jù)輸出和時鐘輸出之間的時序偏斜。但是，必須注意，接收器中要有足夠的時鐘和數(shù)據(jù)恢復(fù)（CDR）電路。

　　除了偏斜之外，還必須關(guān)注CMOS和LVDS的建立和保持時間。數(shù)據(jù)輸出必須于時鐘發(fā)生邊沿躍遷之前在充足時間內(nèi)驅(qū)動至恰當(dāng)?shù)倪壿嫚顟B(tài)，還必須在時鐘發(fā)生邊沿躍遷之后以該邏輯狀態(tài)維持充足時間。這可能會受到數(shù)據(jù)輸出和時鐘輸出之間偏斜的影響，因此，保持良好的時序關(guān)系非常重要。

　　由于具有較低信號擺幅和差分信號，LVDS相比CMOS具有一定優(yōu)勢。和CMOS驅(qū)動器一樣切換邏輯狀態(tài)時，LVDS輸出驅(qū)動器無需將這樣的大信號驅(qū)動至各種不同輸出，也不會從電源吸取大量電流。因此，它在切換邏輯狀態(tài)時不太可能會出現(xiàn)問題。

　　如果有許多CMOS驅(qū)動器同時切換，電源電壓會下拉并引起問題，將正確的邏輯值驅(qū)動至接收器。LVDS驅(qū)動器會保持在恒定電流水平，這一特別問題就不會發(fā)生。此外，由于采用了差分信號，LVDS驅(qū)動器本身對共模噪聲的耐受能力也較強。

　　CML驅(qū)動器具有和LVDS同樣的優(yōu)勢。這些驅(qū)動器也有恒定水平的電流，但和LVDS不同的是，由于數(shù)據(jù)為串行，所需電流值小得多。此外，由于也采用了差分信號，CML驅(qū)動器同樣對共模噪聲具有良好的耐受能力。

　　但是，LVDS和CML的缺點在于，由于電流為恒定值，因此，即使在采樣速率較低時，功耗仍然會很大。對于高速與高分辨率轉(zhuǎn)換器而言，LVDS或CML相比CMOS的優(yōu)勢在于，功耗和引腳數(shù)明顯減少。

　　隨著轉(zhuǎn)換器技術(shù)的發(fā)展，速度和分辨率不斷增加，數(shù)字輸出驅(qū)動器也不斷演變發(fā)展，以滿足數(shù)據(jù)傳輸需求。隨著轉(zhuǎn)換器中的數(shù)字輸出接口轉(zhuǎn)換為串行數(shù)據(jù)傳輸，CML輸出越來越普及。

　　但是，目前的設(shè)計中仍然會用到CMOS和LVDS數(shù)字輸出。每種數(shù)字輸出都有最適合的應(yīng)用。每種輸出都面臨著挑戰(zhàn)，必須考慮到一些設(shè)計問題，且各有所長。

　　在采樣速度小于200Msps的轉(zhuǎn)換器中，CMOS仍然是一種合適的技術(shù)。采樣速度增至200Msps以上時，和CMOS相比，LVDS在許多應(yīng)用中更加可行。為了進一步增加效率、降低功耗、減小封裝尺寸，CML驅(qū)動器可與JESD204之類的串行數(shù)據(jù)接口配合使用。