在聲納系統(tǒng)中，需要對(duì)從外界輸入的聲信號(hào)數(shù)字化后才能進(jìn)行處理和分析。其中數(shù)據(jù)采集模塊負(fù)責(zé)模擬信號(hào)的采集及傳輸，它在系統(tǒng)中起著至關(guān)重要的作用，而數(shù)字化的精度對(duì)后期數(shù)據(jù)處理的精度有著重要影響。本文采用24位∑-△A／D數(shù)據(jù)轉(zhuǎn)換器構(gòu)建24通道高精度數(shù)據(jù)采集模塊，滿足聲納系統(tǒng)對(duì)數(shù)據(jù)采集模塊的精度要求及采集通道的數(shù)量要求。

1 數(shù)據(jù)采集模塊的硬件結(jié)構(gòu)

1.1 數(shù)據(jù)采集模塊的結(jié)構(gòu)框圖

圖1給出本文中數(shù)據(jù)采集模塊的硬件結(jié)構(gòu)框圖，它由24路∑-△A／D數(shù)據(jù)轉(zhuǎn)換器、雙向數(shù)據(jù)緩沖器、FPGA，TigerSharc DSP，F(xiàn)LASH，SDRAM、時(shí)鐘電路、復(fù)位電路及電源電路組成，其中∑-△A／D數(shù)據(jù)轉(zhuǎn)換器負(fù)責(zé)對(duì)模擬信號(hào)的采集轉(zhuǎn)換，F(xiàn)PGA負(fù)責(zé)整個(gè)模塊的數(shù)據(jù)采集控制及數(shù)據(jù)緩沖，TigerSharc DSP負(fù)責(zé)整個(gè)模塊的協(xié)調(diào)及轉(zhuǎn)換后數(shù)據(jù)的預(yù)處理。下面對(duì)∑-△A／D數(shù)據(jù)轉(zhuǎn)換器及FPGA進(jìn)行介紹。

1.2 AD7762簡(jiǎn)介

本文采用的∑-△A／D數(shù)據(jù)轉(zhuǎn)換器是Analog公司的24位高精度數(shù)據(jù)轉(zhuǎn)換器AD7762，圖2是它的原理框圖。它具有如下特性：全差分調(diào)制器輸入、用于信號(hào)緩沖的片上差分放大器、可編程超采樣率、帶缺省或用戶可編程系數(shù)的低通FIR濾波器及用于多器件之間的同步輸入引腳。在實(shí)際電路的PCB設(shè)計(jì)中，由于AD7762是對(duì)噪聲敏感的模擬器件，所以在具體PCB設(shè)計(jì)時(shí)需要做到以下幾個(gè)方面：A／D模擬電源單獨(dú)供電、模擬地與數(shù)字地單點(diǎn)接地、差分輸入線等長(zhǎng)且阻抗等于100 Ω、采用精確的參考電壓源。

1.3 采集控制邏輯原理及其FPGA實(shí)現(xiàn)

FPGA主要實(shí)現(xiàn)整個(gè)模塊的數(shù)據(jù)采集控制、數(shù)據(jù)緩沖及PCI總線控制器等功能。本文中FPGA采用Altera公司的CycloneⅡ系列EP2C20芯片，其中PCI總線控制器采用PCI IP核進(jìn)行設(shè)計(jì)，簡(jiǎn)化PCI控制器的開(kāi)發(fā)難度。圖3是FPGA內(nèi)部模塊的組成框圖。下面對(duì)其中PCI IP核及其局部接口控制、數(shù)據(jù)采集模塊及數(shù)據(jù)緩沖FIFO的設(shè)計(jì)做介紹。

1.3.1 PCI IP核及其局部接口控制

本文采用Altera公司的PCI IP核進(jìn)行PCI總線協(xié)議的硬件實(shí)現(xiàn)，圖4是PCI IP核的內(nèi)部結(jié)構(gòu)框圖。在具體設(shè)計(jì)中，使用MegaWizard例化PCI IP核，同時(shí)需要相應(yīng)的局部接口控制邏輯實(shí)現(xiàn)DSP與PCI IP核的連接。

1.3.2 數(shù)據(jù)采集模塊

數(shù)據(jù)采集模塊完成A／D初始化控制及A／D數(shù)據(jù)讀控制，其中A／D初始化控制完成對(duì)A／D內(nèi)部控制寄存器的寫(xiě)操作，而A／D數(shù)據(jù)讀控制完成對(duì)A／D數(shù)據(jù)的正常讀取。具體控制邏輯根據(jù)AD7762的時(shí)序圖設(shè)計(jì)，圖5是用QuartusⅡ中的SignalTap獲取的數(shù)據(jù)采集模塊的時(shí)序波形。

1.3.3 數(shù)據(jù)緩沖FIFO

為了解決前端數(shù)據(jù)采集與后端數(shù)據(jù)傳輸在速率上的不匹配問(wèn)題，在FPGA內(nèi)部設(shè)置一塊數(shù)據(jù)緩沖FIFO，大小為4 k×32 b，A／D轉(zhuǎn)換后的數(shù)據(jù)直接存儲(chǔ)到FIFO中，而DSP對(duì)FIFO中數(shù)據(jù)的讀取通過(guò)中斷方式完成。數(shù)據(jù)緩沖FIFO通過(guò)MegaWizard例化，只需要少量的讀寫(xiě)控制邏輯就可以使FIFO正常工作，而且FIFO的大小可以在FPGA提供的RAM位數(shù)范圍內(nèi)靈活設(shè)置。

2 數(shù)據(jù)采集模塊的程序設(shè)計(jì)

在模塊上電后FPGA從EPROM中加載配置數(shù)據(jù)，完成初始化后切換到用戶狀態(tài)，TigerSharc DSP通過(guò)主機(jī)進(jìn)行程序加載，程序隨之開(kāi)始運(yùn)行，在A／D完成初始化及同步后，自動(dòng)將采集到的數(shù)據(jù)寫(xiě)入FPGA內(nèi)部FIFO，DSP等待FIFO半滿中斷信號(hào)的產(chǎn)生，當(dāng)DSP檢測(cè)到中斷發(fā)生后，進(jìn)入相應(yīng)的中斷服務(wù)程序，將FIFO的數(shù)據(jù)讀入到DSP的片上存儲(chǔ)器，DSP通過(guò)LINK口將數(shù)據(jù)傳送到后續(xù)的信號(hào)處理模塊，另外也可以將數(shù)據(jù)直接存儲(chǔ)到數(shù)據(jù)采集模塊上的SDRAM上，由DSP進(jìn)行一些預(yù)處理后再將數(shù)據(jù)傳送到后續(xù)的信號(hào)處理模塊。

3 結(jié) 語(yǔ)

本文設(shè)計(jì)的24通道數(shù)據(jù)采集模塊采用FPGA實(shí)現(xiàn)數(shù)據(jù)采集控制、數(shù)據(jù)緩沖及PCI總線控制器等功能，簡(jiǎn)化了電路，提高模塊的可靠性和穩(wěn)定性，并有利于模塊的功能升級(jí)；同時(shí)采用∑-△A／D數(shù)據(jù)轉(zhuǎn)換器，滿足了聲納系統(tǒng)對(duì)數(shù)據(jù)采集精度方面的要求；另外Tiger-Sharc DSP為數(shù)據(jù)的預(yù)處理也提供了相應(yīng)的處理能力。因此本文中的數(shù)據(jù)采集模塊具有較好的工程價(jià)值和廣泛的應(yīng)用前景。