采用電荷定標(biāo)型結(jié)構(gòu)實(shí)現(xiàn)12bitADC的設(shè)計(jì)和仿真

逐次逼近轉(zhuǎn)換器（SAR-ADC）由采樣保持、比較器、DAC和數(shù)字控制邏輯組成，其工作原理圖如圖1所示。而數(shù)字控制邏輯由逐次逼近寄存器（SAR）和控制邏輯組成。其具體工作過程如下：

●模擬輸入先經(jīng)過采樣保持送到比較器的一端，轉(zhuǎn)換開始時(shí)，數(shù)字控制邏輯將逐次逼近寄存器（SAR）的最高位（MSB）置為1，其余位為0。

●DAC在SAR和控制邏輯的控制下，將Vin《Vref，送入到比較器的另一端，此時(shí)Vin和1/2Vref進(jìn)行，如果Vin》1/2Vref，比較器輸出1，則SAR最高位為1，如果Vin《1/2Vref，比較器輸出0，SAR最高位輸出0。

●以此類推確定到SAR的最低位，完成N位數(shù)字碼的確定，此時(shí)得到的數(shù)字量即為模擬輸入的二進(jìn)制代碼。

2 、12bitSAR-ADC的設(shè)計(jì)與仿真

2.1原理設(shè)計(jì)說明

該設(shè)計(jì)的12bitADC具有低功耗和高精度的特點(diǎn)。它的原理圖如圖2。全差分的輸入信號經(jīng)采樣開關(guān)和電荷定標(biāo)型DAC陣列后，輸入到比較器的兩端。比較器的結(jié)果輸入到SAR控制邏輯（即DAC電平切變電路），SAR控制邏輯可以根據(jù)比較器的結(jié)果來控制電容DAC陣列的電平切換開關(guān)，使DAC陣列的電荷重新分派。因此比較器的輸入發(fā)生變化，然后在下一個(gè)時(shí)鐘的低電平進(jìn)行比較，并繼續(xù)將比較結(jié)果送入SAR控制邏輯，之后不斷重復(fù)。在12個(gè)比較周期后，可由SAR的輸出得到12位數(shù)字結(jié)果。此時(shí)系統(tǒng)復(fù)位，等待下一次比較。

采用電荷定標(biāo)型結(jié)構(gòu)實(shí)現(xiàn)12bitADC的設(shè)計(jì)和仿真

電路圖左上角是時(shí)序產(chǎn)生電路，由此為ADC提供采樣時(shí)鐘，比較時(shí)鐘;中間部分是SAR控制邏輯（即DAC電平切變電路）和電容DAC陣列;最右邊是理想比較器;左下方是差分輸入的正弦信號。

由圖中可見，差分輸入的正弦信號經(jīng)采樣開關(guān)輸入到電容DAC陣列中和理想比較器的兩端。之后比較器的輸出輸入到SAR控制邏輯從而控制DAC陣列的電平切換，使比較器的輸入發(fā)生變化。而數(shù)字結(jié)果可由SAR控制邏輯輸出。

SAR ADC電路的缺點(diǎn)是轉(zhuǎn)換位數(shù)較高時(shí)，精度容易不足。因此針對12bit的ADC，我們對時(shí)序產(chǎn)生電路和SAR DAC模塊電路部分進(jìn)行了創(chuàng)新型設(shè)計(jì)，從而來提高ADC的轉(zhuǎn)換精度，具體的設(shè)計(jì)細(xì)節(jié)將在下面的各電路模塊設(shè)計(jì)予以介紹。

2.2各模塊設(shè)計(jì)說明

2.2.1控制時(shí)鐘產(chǎn)生電路

采用電荷定標(biāo)型結(jié)構(gòu)實(shí)現(xiàn)12bitADC的設(shè)計(jì)和仿真

如圖3所示，控制時(shí)鐘產(chǎn)生電路由采樣時(shí)鐘CLKS和比較時(shí)鐘CLKC以及12位移位寄存器級聯(lián)而成。CLKI的產(chǎn)生原理為：

●當(dāng)CLKS為1時(shí)，CLKC、各CLKi信號均置0，此時(shí)系統(tǒng)工作在采樣/保持階段;

●CLKS為0時(shí)，此時(shí)系統(tǒng)工作在比較階段，產(chǎn)生12周期CLKC信號，并由CLKC控制移位寄存器的信號傳遞（上升沿觸發(fā)），從而產(chǎn)生CLK1-CLK12的控制時(shí)鐘。

2.2.2DAC電平切變控制電路

DAC電平切變控制電路主要功能是根據(jù)比較器的輸出結(jié)果來控制電容陣列的電平變換。為了更好的實(shí)現(xiàn)差值電平的折半比較，本設(shè)計(jì)采用圖4所示的電路結(jié)構(gòu)。

采用電荷定標(biāo)型結(jié)構(gòu)實(shí)現(xiàn)12bitADC的設(shè)計(jì)和仿真

2.2.3電容陣列

為了實(shí)現(xiàn)逐次逼近ADC的低功耗DAC，我們選用了電荷定標(biāo)型結(jié)構(gòu)，同時(shí)采用并行二進(jìn)制加權(quán)電容陣結(jié)構(gòu)。考慮到本設(shè)計(jì)所做的是12bitADC，那么12位DAC就需要4096個(gè)單位電容，會(huì)占用較大芯片面積同時(shí)導(dǎo)致轉(zhuǎn)換速度降低。為了解決上述問題，DAC采用分段電容陣列結(jié)構(gòu)。如圖5所示，考慮到橋接電容兩端的二進(jìn)制加權(quán)電容陣列位數(shù)相等時(shí)，整個(gè)逐次逼近的ADC總電容最小。因此在高6位與低6位之間用一個(gè)橋接電容Cs分隔，同時(shí)低四位二進(jìn)制加權(quán)電容陣列還會(huì)接一個(gè)與單位電容等值的C。采用該種設(shè)計(jì)可以將電容的數(shù)量從4096減少到約128個(gè)。因此ADC的速度更快，功耗更小，芯片面積也更小。關(guān)于單位電容C的選取，本設(shè)計(jì)綜合考慮減小功耗和抑制噪聲的影響，選擇單位電容的容值為82.8pf。橋接電容Cs

計(jì)算可得Cs=84.11pf。綜合考慮到AD轉(zhuǎn)換的精確度和累計(jì)誤差，橋接電容的容值為84.24pf。

采用電荷定標(biāo)型結(jié)構(gòu)實(shí)現(xiàn)12bitADC的設(shè)計(jì)和仿真

2.2.4單端輸入轉(zhuǎn)差分輸入模塊

考慮到所設(shè)計(jì)的ADC是差分輸入，而一般信號都單端輸入形式。因此在電路中附加了單端輸入轉(zhuǎn)差分輸入模塊AD8476，以保證差分信號同相以及充分抑制共模信號，如圖6。

2.2.5 12bitADC電路設(shè)計(jì)創(chuàng)新點(diǎn)

（1）采用邏輯門與觸發(fā)器的方式產(chǎn)生時(shí)鐘信號，靜態(tài)功耗極低，動(dòng)態(tài)功耗較小。

（2）電容陣列采用分段電容，加入了橋接電容，大大減小了電容面積，提高了ADC的速快，降低了功耗。

3、ADC測試指標(biāo)介紹

3.1靜態(tài)指標(biāo)

分辨率

分辨率是指ADC能夠分辨量化的最小信號的能力。如12位bit的ADC的分辨率為Vref/4096。

失調(diào)誤差

定義為輸入信號為零時(shí)輸出信號不為零的值，失調(diào)誤差會(huì)使實(shí)際的傳遞函數(shù)與理想傳遞函數(shù)間存在一個(gè)固定的偏移。

微分非線性

微分非線性（differentialnonlinearity，簡稱DNL）指在消除失調(diào)誤差和增益誤差后，實(shí)際轉(zhuǎn)移的臺(tái)階電壓與理想臺(tái)階電壓（LSB）之差。其計(jì)算公式如下。其中，V實(shí)際碼寬為實(shí)際測量1LSB對應(yīng)的電壓寬度;V理想碼寬為理想的1LSB電壓寬度。