本文介紹了Σ－Δ型ADC和DAC的特點(diǎn)及構(gòu)成，并詳細(xì)論述了Σ－Δ型立體聲ADA電路TLC320AD75C的模擬與數(shù)字音頻數(shù)據(jù)接口技術(shù)、DAC的串行控制接口技術(shù)及該類器件的使用注意事項(xiàng)。

1 Σ－Δ型ADC及DAC

現(xiàn)今使用的絕大部分A/D轉(zhuǎn)換器，例如并行比較型、逐次比較型、積分型等都屬于線性脈沖編碼調(diào)制（LPCM）型A/D轉(zhuǎn)換器［1］。一個(gè)分辨率為n位的這種類型的A/D轉(zhuǎn)換器，為了能區(qū)分2n個(gè)不同的量化等級(jí)，需要相當(dāng)復(fù)雜的比較網(wǎng)絡(luò)和極高精度的模擬電子器件。當(dāng)位數(shù)n較高時(shí)，比較網(wǎng)絡(luò)的實(shí)現(xiàn)是十分困難的，因而限制了轉(zhuǎn)換器分辨率的提高。同時(shí)使用A/D轉(zhuǎn)換器構(gòu)成采集系統(tǒng)時(shí)，還必須在轉(zhuǎn)換之前對(duì)抽樣值進(jìn)行抽樣保持，A/D轉(zhuǎn)換器分辨率越高，這種要求就越重要，因此在一些高精度采集系統(tǒng)中，在A/D轉(zhuǎn)換器的前端除了設(shè)置有抗混疊濾波器外，大都還需要設(shè)置專門的抽樣/保持電路，從而增加了采集系統(tǒng)的復(fù)雜度。

所謂總和增量調(diào)制編碼（Σ－Δ）型A/D轉(zhuǎn)換器則與之不同［2］。LPCM 型A/D轉(zhuǎn)換器完全忽略掉信號(hào)樣值之間的相關(guān)性，只是直接根據(jù)抽樣數(shù)據(jù)的每個(gè)樣值的大小進(jìn)行量化編碼；而Σ－Δ型A/D轉(zhuǎn)換器則是根據(jù)前一樣值與后一樣值之差即所謂增量的大小來進(jìn)行量化編碼。Σ－Δ型A/D轉(zhuǎn)換器一般由兩部分組成，第一部分為模擬Σ－Δ調(diào)制器，第二部分為數(shù)字抽取濾波器，如圖1（a）所示。Σ－Δ調(diào)制器以極高的抽樣頻率（遠(yuǎn)高于奈奎斯特抽樣頻率）對(duì)輸入模擬信號(hào)進(jìn)行抽樣，并對(duì)兩個(gè)抽樣值之間的差值進(jìn)行低位量化（通常為1位），從而得到用低位數(shù)碼表示的Σ－Δ碼，然后將這種Σ－Δ碼送給第二部分的數(shù)字抽取濾波器進(jìn)行抽取濾波，從而得到高分辨率的LPCM信號(hào)。圖1（b）為與之相對(duì)應(yīng)的 Σ－Δ型D/A轉(zhuǎn)換器。這種類型的A/D和D/A轉(zhuǎn)換器，就量化而言，由于采用了極低位的量化器，避免了LPCM型A/D轉(zhuǎn)換器中需要制造高位D/A轉(zhuǎn)換器或高精度電阻網(wǎng)絡(luò)的困難；而且由于它采用Σ－Δ調(diào)制器技術(shù)和數(shù)字抽取濾波器，可以獲得極高的分辨率，大大超過了LPCM型A/D轉(zhuǎn)換器；再者由于碼位低，抽樣與量化編碼可以同時(shí)完成，幾乎不花時(shí)間，因此不需要抽樣保持電路，這樣就使采集系統(tǒng)的構(gòu)成大為簡化。與傳統(tǒng)的LPCM型A/D轉(zhuǎn)換器相比，Σ－Δ 型A/D轉(zhuǎn)換器實(shí)際上是采用以高抽樣速率來換取高位量化，即以速度換精度的方案。自90年代以來，Σ－Δ型A/D和D/A轉(zhuǎn)換器獲得了很大發(fā)展，并在高精度數(shù)據(jù)采集特別是在數(shù)字音響系統(tǒng)、多媒體、地震勘探儀、聲納、電子測量等領(lǐng)域中獲得了廣泛的應(yīng)用。

2 TLC320AD75C簡介

TLC320AD75C是使用四階Σ－Δ技術(shù)的高性能20位立體聲模數(shù)和數(shù)模轉(zhuǎn)換器（ADA），能同時(shí)進(jìn)行四路20位分辨率的模擬到數(shù)字（A/D）和數(shù)字到模擬（D/A）信號(hào)通道的轉(zhuǎn)換。其它功能還包括數(shù)字衰減、數(shù)字復(fù)原濾波、軟靜音和片內(nèi)定時(shí)及控制［3］。該芯片具有以下特點(diǎn)：

·單5V（模擬/數(shù)字）電源電平及3.3V至5V數(shù)字接口電平

·采樣速率高達(dá)48kHz；

·分辨率為20位；

·ADC的信噪比為100dB；

·ADC的總諧波失真+噪聲為0.0017%;

·DAC的信噪比為104dB；

·DAC的總諧波失真+噪聲為0.0013%；

·內(nèi)部電源基準(zhǔn)；

·串行接口；

·差分結(jié)構(gòu)；

·DAC具有PWM輸出；

·DAC的采樣率為32、44.1和48kHz時(shí)可進(jìn)行數(shù)字復(fù)原濾波；

·DAC具有數(shù)字衰減/軟靜音功能。

TLC320AD75C的引腳排列及引腳功能請(qǐng)參閱TI公司的產(chǎn)品數(shù)據(jù)手冊，其功能框圖如圖2所示。

3 TLC320AD75C的接口電路設(shè)計(jì)

由 TLC320AD75C的功能方框圖可以看出，TLC320AD75與外電路的接口主要由三部分組成：一是TLC320AD75C與模擬音頻數(shù)據(jù)的接口，包括ADC的差分輸入和DAC的PWM輸出；二是TLC320AD75C與微控制器的數(shù)字音頻數(shù)據(jù)接口；三是DAC的串行控制接口。下面給出具體的電路設(shè)計(jì)。

3.1 與模擬音頻數(shù)據(jù)的接口

為了提供高的共模噪聲抑制比和增加輸入動(dòng)態(tài)范圍，TLC320AD75C的ADC的輸入采用差分形式；同時(shí)還要考慮到TLC320AD75C具有很高的速度和分辨率、開關(guān)電容輸入結(jié)構(gòu)以及單電源工作等特點(diǎn)，這就要求我們必須仔細(xì)設(shè)計(jì)相關(guān)的驅(qū)動(dòng)放大器。驅(qū)動(dòng)放大器必須提供一個(gè)低的信號(hào)源阻抗和足夠的輸出電流以驅(qū)動(dòng)ADC輸入，并且其高頻輸出阻抗必須足夠低，以避免帶來轉(zhuǎn)換誤差。圖3給出了TLC320AD75C與模擬音頻數(shù)據(jù)的接口電路，由于左、右聲道電路完全相同，故只畫出了一個(gè)聲道的接口電路。 U1、U2和U3皆選用超低噪聲、寬頻帶、高精度、高速運(yùn)算放大器OP37。U1和U2將單極性音頻輸入變換為差分形式的輸出，U3則將 TLC320AD75C輸出的差分信號(hào)對(duì)L2－L1（PWM信號(hào)）變換成單極性信號(hào)。U1中+5V通過兩個(gè)100kΩ的電阻給運(yùn)放同相端提供+2.5V的靜態(tài)偏置，100μF的電容則使其交流接地。U2同相端接法同U1，圖3中未畫出。

3.2 與數(shù)字音頻數(shù)據(jù)的接口

TLC320AD75C的串行端口有兩種工作方式：當(dāng)M/S引腳為高電平時(shí)，ADC串行端口配置為主方式，TLC320AD75C從MCLKI產(chǎn)生LRCKA和SCLKA；當(dāng)M/S接低電平時(shí)為從方式，器件從外部接收LRCKA和SCLKA。

本文以ADC的主方式為例說明TLC320AD75C

與微控制器間的接口。主方式時(shí)LRCKA在內(nèi)部由MCLKI產(chǎn)生，LRCKA固定為采樣頻率fs（MCLKI/256）。在此信號(hào)為高電平期間，左通道數(shù)據(jù)串行移至輸出端；在低電平期間，右通道數(shù)據(jù)移至輸出端。轉(zhuǎn)換周期由LRCKA的上升沿同步。圖4中的（a）、（b）、（c）三個(gè)波形表示了在左、右通道數(shù)據(jù)所用的32個(gè)SCLKA周期中的前20個(gè)周期內(nèi)，從TLC320AD75C中移出的20位、MSB在前的ADOUT數(shù)據(jù)。

從圖4可以看出，TLC320AD75C與具有同步串口的微控制器如TI公司DSP系列TMS320C2X/3X/5X/2XX/54X的接口相當(dāng)容易。然而，目前我國DSP的開發(fā)和應(yīng)用還不普遍，大量的科技和工程技術(shù)人員對(duì) DSP比較生疏。與此相反，單片機(jī)如MCS51、8098、MCS196系列卻在我國相當(dāng)普及并得到了廣泛的應(yīng)用。遺憾的是MCS51系列單片機(jī)沒有同步串口，而且目前的大量數(shù)據(jù)采集系統(tǒng)的輸出要求的是并行數(shù)據(jù)。考慮到上述情況，為了同MCS51系列接口，就要在滿足圖4時(shí)序的前提下，設(shè)計(jì)串轉(zhuǎn)并電路和并轉(zhuǎn)串電路。

圖5是TLC320AD75C的ADC與MCS51接口電路，DAC接口電路是上述電路的逆過程，只要將8位輸出鎖存移位寄存器 （三態(tài)、串入并出）74LS595改成8位輸入鎖存移位寄存器74LS597（三態(tài)、并入串出）即可，此處不再詳述。圖5與圖3的畫法一樣，鑒于篇幅的限制，省略掉了一些電路細(xì)節(jié)，讀者應(yīng)用本文中的電路時(shí)應(yīng)補(bǔ)上。下面簡單講述一下圖5所示電路的工作過程。根據(jù)圖4串行接口時(shí)序，要求利用LRCKA和 SCLKA生成圖4（d）所示的脈沖。在該脈沖的高電平期間20位串行數(shù)據(jù)送到由三片74LS595級(jí)聯(lián)而成的串入并出接口電路中；在脈沖的下降沿將 74LS595中移位寄存器中的數(shù)據(jù)傳輸?shù)芥i存器；在脈沖的低電平期間發(fā)中斷到MCS51的INT0，MCS51依次發(fā)出三個(gè)片選信號(hào)，讀走該20位數(shù)據(jù)，從而完成一個(gè)聲道的采集工作。因此如何產(chǎn)生圖4（d）所示的脈沖是本電路的核心問題。在圖5所示電路中，74LS123捕捉到的LRCKA上升沿和下降沿通過線與的方式生成圖4（e）形式的極窄脈沖。在該脈沖的低電平期間置位74LS74；兩片74LS160接成20進(jìn)制的計(jì)數(shù)器，在74LS74輸出高電平到來時(shí)對(duì)SCLKA進(jìn)行計(jì)數(shù)，當(dāng)計(jì)滿20個(gè)脈沖時(shí)輸出一高電平脈沖，該脈沖經(jīng)一非門倒相去74LS74的復(fù)位端。74LS74在上述的置位與復(fù)位作用下即產(chǎn)生圖4（f）所示的脈沖，同時(shí)在該脈沖的低電平期間還要去清除計(jì)數(shù)器，停止計(jì)數(shù)器工作，直至該脈沖的下一個(gè)高電平到來。要指出的是圖4（f）所示脈沖比圖4（d）所示的脈沖有一延遲，但只要該延遲時(shí)間小于TSCLKA/2，即圖4（f）所示脈沖的上升沿比轉(zhuǎn)換開始后SCLKA的第一個(gè)上升沿早，同步計(jì)數(shù)器就可正確計(jì)數(shù)，不會(huì)漏掉1位串行數(shù)據(jù)。

3.3 DAC的串行控制接口

16位控制數(shù)據(jù)輸入執(zhí)行器件的控制功能。TLC320AD75C采用最高有效位在前的格式，因此，對(duì)于16位數(shù)據(jù)字，D16是最高有效位（MSB），D1是最低有效位。圖6表示 CDIN、SHIFT及LATCH的輸入時(shí)序。在LATCH為低電平期間，內(nèi)部裝載數(shù)據(jù)。CDIN是24位數(shù)據(jù)流，包括16位控制數(shù)據(jù)D1～D16和8位器件地址A1～A8。圖7示出了TLC320AD75C與MCS51串行口的接口電路。在方式0狀態(tài)下，MCS51的串行口為同步移位寄存器方式，數(shù)據(jù)由 RXD端出入，同步移位脈沖由TXD端輸出。由于MCS51發(fā)送、接收的是8位數(shù)據(jù)，低位在先，而TLC320AD75C采用最高有效位在前的格式，故在 MCS51的軟件中應(yīng)將數(shù)據(jù)高低位顛倒過來。

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