最近剛交gds，趁熱打鐵總結(jié)一下需要跟layouter溝通的注意事項。略過內(nèi)心吐槽一萬字……我琢磨著下次先弄一個checklist，然后每日三省吾身才好……

A. 先說說信號通路有關(guān)的：

重點需要matching的管子標注在schematic上面；（common centroid）

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保證信號通路盡量筆直而且夠短；（如果是走電流的通路，拐角的地方可以走45°。如果出現(xiàn)off grid的drc error，layouter會加一點東西，改起來不難）

特別敏感的通路記得加上shielding，比如用m4走線，那就左右各加一條m4，上下m3和m5都加上，然后把shielding的線連到vss去；

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有時候layouter加的dummy還是不夠。我記得好像為了防止STI，dummy最好大于1um寬。面積夠用就多加點，反正最后為了過drc的density check還得加dummy filling呢！

B. 再說一下電源和地的走線：

大電流自然是需要用高層金屬走線（高層金屬比底層的厚很多），能寬一點就寬一點，畢竟算導線的電阻是用方塊電阻的，兩條線一樣都是10um，一條是1um寬，一條是0.5um寬，后者的方塊電阻就是前者的兩倍了。（老大前天跟我說之前遇到過從pad到core，vdd降低了1V的情況……可怕極了）

高層金屬的電阻率要遠低于低層

layouter很習慣在device上面蓋一層一層的vdd和vss走線，然后用多層的via垂直打孔下來，因為可以縮短走線的長度而且讓版圖更加緊湊；對于不那么敏感的模塊，這樣子問題不大；但是有一些很敏感的模塊就別這樣了，記得提前告知layouter；

電流很大的話，core盡量離vdd，vss的pad近一些，不用非把core放在正中間；

C. 其他需要注意的地方：

如果不想讓dummy filling加在chip core上面，記得讓layouter加block marker；當然有可能同時帶來drc的density過不了的情況。有必要的話問問能不能waive掉，說不定可以呢？

其實不想浪費面積，可以讓layouter在多余的地方加上mosfet做去耦電容放在電源和地之間(或者reference電壓和地之間)，先畫一個基本涵蓋了全部層的unit，然后把空地都擺上好了；

提前注意一下可能出現(xiàn)antenna問題的地方：解決辦法除了大家都知道的跳線，還有加buffer，還有在走線旁邊掛一個反偏的diode；哪種容易就用哪種吧^_^參考解決方法

跳線：Jumper Insertion or Metal hoping



加反偏的diode：Antenna diode insertion

LDO的話，如果同時給幾個block供電，記得用star connection，別一條線先到block a再到block b……盡量保證LDO到各個block的距離差不多；

有時間的話，其實可以自己先擺好device，再讓layouter在上面畫各種連線，畢竟我們designer其實只相信自己對吧？^_^

越是靠近deadline越不能慌，肯定有人一直趕著push，但是一旦發(fā)現(xiàn)layout需要改的地方，就立刻聯(lián)系layouter改，畢竟chip回來能不能work都是designer的鍋，layouter可不會背鍋呢。都是layout review過的，designer當時沒看到問題那就是designer的事情……（作者君干過最后差點誤刪自己的working directory的可怕錯誤，嚇死寶寶了，手賤再來一次心臟病就要發(fā)作了）

審核編輯：劉清