犯錯是人之常情。但是，對于您系統(tǒng)的模數(shù)轉(zhuǎn)換器（ADC），可以提出哪些要求？我們將回顧高速ADC的轉(zhuǎn)換錯誤率（CER）測試和分析范圍。ADC CER測量過程可能需要數(shù)周或數(shù)月才能完成，具體取決于采樣速率和所需的目標限值。通常，為了獲得高置信水平（CL），需要在第一次錯誤率之后進行測試（Redd，2000）。對于那些需要低轉(zhuǎn)換錯誤率的系統(tǒng)，需要這種詳細的關(guān)注和努力來量化。當我們完成所有操作時，可以高置信度地確定錯誤率 - 優(yōu)于<10–15.

許多實際的高速采樣系統(tǒng)，如電氣測試和測量設(shè)備、重要系統(tǒng)健康監(jiān)測、雷達和電子戰(zhàn)對策，都不能容忍ADC轉(zhuǎn)換誤差的發(fā)生率。這些系統(tǒng)正在尋找跨越寬噪聲范圍的極其罕見或小的信號。這些系統(tǒng)中的錯誤警報觸發(fā)器可能導(dǎo)致系統(tǒng)故障。因此，能夠量化高速ADC轉(zhuǎn)換誤差率的頻率和幅度非常重要。

CER 與 BER

一開始，讓我們在錯誤率描述中分離出兩個明顯的差異。轉(zhuǎn)換錯誤率（CER）通常是由于ADC對模擬電壓樣本做出錯誤決定的結(jié)果，因此，與轉(zhuǎn)換器輸入的滿量程范圍相比，ADC各自的數(shù)字代碼做出了錯誤的決定。ADC的誤碼率（BER）也可以描述類似的誤差。但是，出于我們在這里討論的目的，我們將 BER 定義為純粹的數(shù)字接收錯誤，否則正確轉(zhuǎn)換的代碼數(shù)據(jù)。在這種情況下，下游邏輯器件（如FPGA或ASIC）無法正確接收正確的ADC數(shù)字輸出。代碼的錯誤程度及其出現(xiàn)頻率是我們將在本文其余部分討論的內(nèi)容。

ADC轉(zhuǎn)換誤差可能很難通過簡單地從數(shù)據(jù)手冊中讀取技術(shù)參數(shù)來收集。您當然可以通過轉(zhuǎn)換器數(shù)據(jù)手冊上的單個數(shù)字來估算轉(zhuǎn)換錯誤率。但是這個數(shù)字究竟量化了什么？您無法判斷什么尺寸的樣品偏移被視為誤差，也無法確定測試測量或模擬中的置信水平。“誤差”的定義必須以已知發(fā)生頻率的大小為界限。

錯誤源

ADC內(nèi)部和外部的多個誤差源都可能導(dǎo)致轉(zhuǎn)換誤差。外部源包括系統(tǒng)電源毛刺、接地反彈、異常大的時鐘抖動和潛在的錯誤控制命令。ADC數(shù)據(jù)手冊建議和應(yīng)用筆記通常會概述規(guī)避這些外部問題的最佳系統(tǒng)布局實踐。ADC的內(nèi)部源主要歸因于亞穩(wěn)態(tài)（Beavers，2014），或模擬域中級之間的殘余處理切換，以及數(shù)字層和物理層域中的輸出時序誤差。ADC設(shè)計團隊必須在開發(fā)元件期間分析這些挑戰(zhàn)。

圖1.理想的ADC樣本在滿量程內(nèi)具有每個模擬分辨率位的單個數(shù)字輸出（左）。實際ADC輸出行為示例（右）顯示了與內(nèi)部和外部噪聲相關(guān)的一些模糊性。

當 比較器基準電壓精確等于或非常接近 要比較的電壓（Kester，2006）。星等越接近 比較電壓是其參考電壓，它所需的時間越長 比較器做出完整的決定。在三角電壓下降的情況下 兩者之間很小或為零，比較器可能沒有 有足夠的時間解決電壓是否高于的最終決定 或低于引用。隨著樣本的轉(zhuǎn)換時間到期， 比較器輸出可能保持亞穩(wěn)第三狀態(tài)，而不是 清楚地確定有效的邏輯輸出為 1 或 0（Kester，2006）。這種優(yōu)柔寡斷 會波紋穿過ADC，并可能導(dǎo)致轉(zhuǎn)換誤差。

圖2.理想的ADC樣本在滿量程內(nèi)具有每個模擬分辨率位的單個數(shù)字輸出（左）。實際ADC輸出行為示例（右）顯示了與內(nèi)部和外部噪聲相關(guān)的一些模糊性。

在流水線ADC架構(gòu)中，轉(zhuǎn)換誤差的其他潛在來源是級間邊界切換點，其中殘余電壓從一個級傳遞到下一級。例如，如果兩級之間發(fā)生未校正的增益匹配誤差，則殘余電壓的切換可能會在后續(xù)級中產(chǎn)生誤差。此外，殘余DAC中的毛刺將電壓發(fā)送到下一個ADC級，也可能在后續(xù)處理中導(dǎo)致意外的中斷錯誤（Kester，2006）。所有ADC固有的熱噪聲分量存在于任何無源元件中，它決定了ADC處理的絕對本底噪聲（Brannon，2003）。在對ADC進行全面檢定期間，必須對所有這些潛在的誤差源進行審查和量化，以確保轉(zhuǎn)換器的執(zhí)行中沒有任何間隙。

噪聲成分

折合到輸入端的噪聲是ADC轉(zhuǎn)換缺陷的一個固有組成部分，包括ADC輸入端的熱噪聲。它通常使用數(shù)字輸出代碼直方圖進行量化，給定開路或浮動ADC輸入。這通常在ADC數(shù)據(jù)手冊中注明并顯示。下圖顯示了這種噪聲幅度的示例，在本例中為 [N] ± 11。

圖3.對于開路或浮動輸入，理想的ADC將對單個中間電平失調(diào)代碼進行采樣，如左側(cè)直方圖所示。實際ADC將具有折合到輸入端的噪聲，該噪聲應(yīng)在右側(cè)以對數(shù)刻度顯示高斯形狀彎曲直方圖。

ADC的積分非線性（INL）是實際采樣碼相對于理想輸出的滿量程ADC輸入范圍內(nèi)的傳遞函數(shù)（Kester，2005）。此信息通常也指定并繪制在ADC數(shù)據(jù)手冊中。與理想代碼的最大偏差通常表示為一定數(shù)量的最低有效位（LSB）。下面可以看到一個示例 INL 圖。雖然它代表了一定程度的絕對誤差，但在大多數(shù)分辨率為0位或更低的高速ADC中，INL通常只考慮約3至16個代碼。它不會是實際轉(zhuǎn)換器錯誤率的主要貢獻者。

圖4.一個跨所有ADC代碼的INL曲線示例顯示，與理想樣本相比，最大誤差約為±1 LSB或±1代碼，與ADC轉(zhuǎn)換誤差基本可以忽略不計。

測試方法

用于長期CER檢測的測試方法可以使用相對于時鐘速率的非常低的ADC輸入頻率。正弦波的斜率可以近似為任何相鄰的兩個采樣點之間的大致直線。類似地，略高于采樣率的頻率輸入將混疊為低頻。對于這種情況，有一個可預(yù)測的理想解決方案，即每個相鄰樣本都可以在前一個樣本的 ±1 個代碼范圍內(nèi)。輸入信號頻率和編碼采樣時鐘頻率需要鎖定在可預(yù)測的相位對齊中。如果該相位不保持恒定，則對準將移出相位，測量數(shù)據(jù)將無用。因此，為了計算理想的轉(zhuǎn)換，sample（N + 1） – sample（N） 應(yīng)該是數(shù)量級不超過 1 的代碼差異。

所有ADC固有的小的可預(yù)測轉(zhuǎn)換誤差來源包括積分非線性、輸入噪聲、時鐘抖動和量化噪聲。所有這些噪聲貢獻因素可以累積相加，以獲得最壞情況限值，如果超過該限值，將考慮來自兩個相鄰轉(zhuǎn)換樣本的誤差。16位ADC的輸出代碼數(shù)量為24位轉(zhuǎn)換器的16或12×。因此，這種擴展的分辨率將對用于測試轉(zhuǎn)換錯誤率的限制的代碼數(shù)量產(chǎn)生影響。在其他條件相同的情況下，16位ADC的限值將比16位ADC寬12×。

ADC內(nèi)部內(nèi)置自檢（BIST）可用于根據(jù)熱噪聲、時鐘抖動和其他系統(tǒng)非線性度建立誤差閾值。當超過誤差限值時，可以在ADC內(nèi)核內(nèi)標記特定樣本及其相應(yīng)的樣本計數(shù)和誤差幅度。使用內(nèi)部BIST的主要優(yōu)點之一是，它可以隔離ADC內(nèi)核本身內(nèi)的誤差源，從而排除了僅在數(shù)字數(shù)據(jù)傳輸輸出中接收的位錯誤引起的誤差。一旦建立了誤差閾值，就會執(zhí)行涉及ADC加鏈路以及FPGA或ASIC的完整系統(tǒng)測量，以確定完整的元件CER值。

圖5.ADC的轉(zhuǎn)換誤差率與其熱噪聲的關(guān)系通常只能通過晶體管級電路仿真獲得。上圖顯示了12位ADC的示例圖，其中必須容許8的熱噪聲σ才能實現(xiàn)10–15的CER。

讓我們來看看我們?nèi)绾斡嬎銦嵩肼曍暙I（Brannon，2003）。

為了找到ADC的均方根噪聲，我們必須標定V滿量程:

AD9625是一款12位、2.6 GSPS ADC，設(shè)計滿量程范圍（FSR）為1.1 V，在55.2 MHz混疊輸入頻率下SNR為508，使用以下公式計算熱噪聲限值。熱噪聲限值 = 8 西格瑪 × VIN聚丙烯× 10 × （SNR/20）/2√（2） = 3.39 mV ~ ±12 碼

在這種情況下，僅熱噪聲的 8 西格瑪分布就可以提供多達 ±12 到 10–15錯誤限制。這應(yīng)該根據(jù)ADC的總輸入折合噪聲測量值進行測試。請記住，數(shù)據(jù)手冊中的折合到輸入端的噪聲可能不是基于足夠大的樣本量（10–15測試。折合到輸入端的噪聲將包括所有內(nèi)部噪聲源，包括熱噪聲。

為了定義可能涵蓋所有噪聲源（包括測試設(shè)備）的限值，我們使用內(nèi)部BIST來測量誤差幅度分布。在AD9625中使用內(nèi)部BIST，工作速率為2.5 GSPS，混疊A。在在標稱電源和溫度條件下，頻率接近ADC的滿量程，頻率為80 kHz，CER測量在20天內(nèi)進行。

假設(shè)ADC對模擬電壓的所有處理都是理想的。在信號鏈下游的FPGA或ASIC處理的下一階段，數(shù)字數(shù)據(jù)仍然需要精確地發(fā)送和接收。此階段的數(shù)字混亂通常由術(shù)語位錯誤或位錯誤率定義。但是，可以直接測量PCB走線末端ADC輸出的數(shù)據(jù)眼圖的全面表征，并將其與JESD204B接收器模板進行比較，以便很好地了解輸出質(zhì)量（Farrelly，Loberg 2013）。

為了建立10個核證的排減量–15，一千萬億個樣本，在 1 西格瑪以內(nèi)，在 2.6 GSPS 下，我們需要連續(xù)運行此測試4.6 天。為了使用更大的西格瑪建立更高的置信水平，此測試需要運行更長時間2.測試需要非常穩(wěn)定的測試環(huán)境和清潔的電源。被測轉(zhuǎn)換器電源電壓上的任何非抑制毛刺都將導(dǎo)致錯誤的測量，測試將需要重新開始。

FPGA計數(shù)器可用于跟蹤兩個相鄰樣本之間的時間幅度差異超過閾值限制的情況，將該樣本計為轉(zhuǎn)換誤差。計數(shù)器必須在整個測試期間保持累積錯誤總數(shù)。為了確保系統(tǒng)按預(yù)期工作，誤差與理想值的大小也應(yīng)記錄在直方圖中。測試所需的時間將基于采樣率、所需的測試轉(zhuǎn)換錯誤率和所需的置信水平。核證的排減率為 <10–15置信度為 95% 需要至少 14 天的連續(xù)測試。CER的估計可以通過以較低的置信水平推斷超出測量值來完成（Redd，2000年）。

由于測量ADC的CER可能是一項耗時的工作，因此您可能想知道是否可以推斷出超出已知測量結(jié)果的范圍。好消息是，是的，這是可以做到的。但是，這種方法總是需要權(quán)衡取舍，因此可能需要注意。隨著我們繼續(xù)對錯誤率進行有根據(jù)的數(shù)學(xué)估計，如果我們幾乎確定地對其進行測試，我們在估計中接近不斷降低的置信水平。3 例如，知道錯誤率為 10 可能不是那么有用–18，如果我們對答案的信心低于 1%。

對于任何給定樣本，轉(zhuǎn)換的誤差閾值可以累積為 4 或 5 個最低有效位。根據(jù)ADC分辨率、系統(tǒng)性能和應(yīng)用的誤碼率要求，可能會略多或少。當使用此誤差帶與理想值進行比較時，超過此限制的樣本將計為轉(zhuǎn)換誤差。ADC的誤差帶可以通過調(diào)整閾值和監(jiān)控典型性能數(shù)據(jù)來測試。使用的最終測試限值是缺陷的均方根和，通常由ADC熱噪聲決定。

采樣值與理想值的測試數(shù)據(jù)直方圖類似于泊松分布，泊松分布是離散分布。泊松分布和二項分布之間的主要區(qū)別在于泊松沒有固定數(shù)量的試驗。相反，它使用記錄成功次數(shù)的固定時間或空間間隔，這類似于所描述的CER測試方法。任何超出理想值計算誤差限值的記錄樣本都被識別為真正的代碼錯誤。

圖6.通過將ADC樣本的長期直方圖與理想輸出代碼進行比較，我們可以檢測到超出計算限值的任何偏移。直方圖類似于泊松分布。

系統(tǒng)

現(xiàn)在我們了解了單個轉(zhuǎn)換器的CER，我們可以計算由多個轉(zhuǎn)換器組成的高級同步系統(tǒng)的誤碼率。許多系統(tǒng)工程師會問，在使用多個ADC的大型復(fù)雜系統(tǒng)中，累積ADC轉(zhuǎn)換誤差率是多少。

因此，高級多信號采集系統(tǒng)的次要考慮因素是識別轉(zhuǎn)換器陣列的轉(zhuǎn)換錯誤率。一開始，這聽起來可能是一項艱巨的任務(wù)。幸運的是，在測量或計算單個ADC的CER后，將此速率外推到多個ADC并不是太困難。然后，該函數(shù)根據(jù)系統(tǒng)中使用的轉(zhuǎn)換器數(shù)量成為概率展開方程。

首先，我們找到單個轉(zhuǎn)換器不會出現(xiàn)錯誤的概率。根據(jù)錯誤率的值，這僅略小于 1，（1 – CER單).其次，然后將系統(tǒng)中每個ADC的該概率乘以自身，（1 – CER單) #ADCs.最后，我們可以通過從 1 中減去該值來找到系統(tǒng)中發(fā)生錯誤的速率。我們得到以下等式：

讓我們考慮一個使用99個ADC的系統(tǒng)，單個ADC CER為10–15.

我們可以看到核證的核證的產(chǎn)生倍數(shù)現(xiàn)在的值比CER高出近100×單的 10–15.我們可以從中了解到，基本上，具有99個ADC的系統(tǒng)的轉(zhuǎn)換錯誤率與單個ADC的CER成比例地成比例，具體取決于系統(tǒng)中ADC的數(shù)量。它從根本上高于單個ADC，并且受到單個ADC的轉(zhuǎn)換誤差率和系統(tǒng)內(nèi)使用的轉(zhuǎn)換器數(shù)量的限制。因此，我們可以確定，與單個ADC相比，由許多ADC組成的系統(tǒng)可能會顯著降低整體轉(zhuǎn)換錯誤率。

圖7.使用多個轉(zhuǎn)換器的系統(tǒng)的CER按ADC計數(shù)按比例縮放單個CER。

精確定位ADC轉(zhuǎn)換誤差可能具有挑戰(zhàn)性，但可以實現(xiàn)。第一步是確定系統(tǒng)中轉(zhuǎn)換誤差的大小。然后，需要確定一組適當?shù)挠薪缯`差限值，其中包括預(yù)期ADC操作的非線性良性源。最后，特定的測量算法可以實現(xiàn)大部分或全部測試。測量值的外推可以針對超出測試邊界的目標，以獲得額外的近似值。

審核編輯：郭婷