1、同步電路和異步電路的區(qū)別是什么？

　　同步電路：存儲電路中所有觸發(fā)器的時鐘輸入端都接同一個時鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時鐘脈沖信號同步。

　　異步電路：電路沒有統(tǒng)一的時鐘，有些觸發(fā)器的時鐘輸入端與時鐘脈沖源相連，這有這些觸發(fā)器的狀態(tài)變化與時鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時鐘脈沖同步。

　　2、什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？

　　在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導致到達該門的時間不一致叫競爭。產(chǎn)生毛刺叫冒險。

　　判斷方法：代數(shù)法、圖形法（是否有相切的卡諾圈）、表格法（真值表）。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。

　　冒險分為偏“1”冒險和偏“0”冒險。解決方法：一是添加布爾式的消去項；二是在芯片外部加電容；三是加入選通信號。

　　3、FPGA和ASIC的概念，他們的區(qū)別？

　　FPGA是可編程ASIC。

　　ASIC，專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個用戶設計和制造的。根據(jù)一個用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與門陣列等其它ASIC（Application Specific IC）相比，它們又具有設計開發(fā)周期短、設計制造成本低、開發(fā)工具先進、標準產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實時在線檢驗等優(yōu)點。

　　4、單片機上電后沒有運轉(zhuǎn)，首先要檢查什么？

　?。?）首先應該確認電源電壓是否正常。用電壓表測量接地引腳跟電源引腳之間的電壓，看是否是電源電壓，例如常用的5V。

　　（2）接下來就是檢查復位引腳電壓是否正常。分別測量按下復位按鈕和放開復位按鈕的電壓值，看是否正確。

　　（3）然后再檢查晶振是否起振了，一般用示波器來看晶振引腳的波形；經(jīng)過上面幾點的檢查，一般即可排除故障了。

　　5、什么是同步邏輯和異步邏輯？

　　同步邏輯是時鐘之間有固定的因果關(guān)系。異步邏輯是各時鐘之間沒有固定的因果關(guān)系。

　　6、你知道哪些常用邏輯電平？TTL與COMS電平可以直接互連嗎？

　　常用邏輯電平：12V、5V、3.3V。

　　TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。

　　7、如何解決亞穩(wěn)態(tài)？

　　亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達到一個可確認的狀態(tài)。當一個觸發(fā)器進入亞穩(wěn)態(tài)時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩(wěn)定在某個正確的電平上。

　　在亞穩(wěn)態(tài)期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。

　　解決方法主要有：

　　降低系統(tǒng)時鐘；

　　用反應更快的觸發(fā)器（FF），鎖存器（LATCH）；

　　引入同步機制，防止亞穩(wěn)態(tài)傳播；

　　改善時鐘質(zhì)量，用邊沿變化快速的時鐘信號；

　　使用工藝好、時鐘周期裕量大的器件。

　　可見，寄存器和鎖存器具有不同的應用場合，取決于控制方式以及控制信號和數(shù)據(jù)信號之間的時間關(guān)系：若數(shù)據(jù)信號有效一定滯后于控制信號有效，則只能使用鎖存器；若數(shù)據(jù)信號提前于控制信號到達并且要求同步操作，則可用寄存器來存放數(shù)據(jù)。

　　8、IC設計中同步復位與異步復位的區(qū)別？

　　異步復位是不受時鐘影響的，在一個芯片系統(tǒng)初始化（或者說上電）的時候需要這么一個全局的信號來對整個芯片進行整體的復位，到一個初始的確定狀態(tài)。而同步復位需要在時鐘沿來臨的時候才會對整個系統(tǒng)進行復位。

　　9、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點？

　　靜態(tài)時序分析是采用窮盡分析方法來提取出整個電路存在的所有時序路徑，計算信號在這些路徑上的傳播延時，檢查信號的建立和保持時間是否滿足時序要求，通過對最大路徑延時和最小路徑延時的分析，找出違背時序約束的錯誤。

　　它不需要輸入向量就能窮盡所有的路徑，且運行速度很快、占用內(nèi)存較少，不僅可以對芯片設計進行全面的時序功能檢查，而且還可利用時序分析的結(jié)果來優(yōu)化設計，因此靜態(tài)時序分析已經(jīng)越來越多地被用到數(shù)字集成電路設計的驗證中。

　　動態(tài)時序模擬就是通常的仿真，因為不可能產(chǎn)生完備的測試向量，覆蓋門級網(wǎng)表中的每一條路徑。因此在動態(tài)時序分析中，無法暴露一些路徑上可能存在的時序問題。

　　這就說明如果數(shù)據(jù)晚于控制信號的情況下，只能用latch，這種情況就是，前面所提到的latch timing borrow，基本上相當于借了一個高電平時間，也就是說，latch借的時間也是有限的。

　　10、基本放大電路的種類及優(yōu)缺點，廣泛采用差分結(jié)構(gòu)的原因？

　　基本放大電路按其接法的不同可以分為共發(fā)射極放大電路、共基極放大電路和共集電極放大電路，簡稱共基、共射、共集放大電路。

　　共射放大電路既能放大電流又能放大電壓，輸入電阻在三種電路中居中，輸出電阻較大，頻帶較窄。常做為低頻電壓放大電路的單元電路。

　　共基放大電路只能放大電壓不能放大電流，輸入電阻小，電壓放大倍數(shù)和輸出電阻與共射放大電路相當，頻率特性是三種接法中最好的電路。常用于寬頻帶放大電路。

　　共集放大電路只能放大電流不能放大電壓，是三種接法中輸入電阻最大、輸出電阻最小的電路，并具有電壓跟隨的特點。常用于電壓放大電路的輸入級和輸出級，在功率放大電路中也常采用射極輸出的形式。

　　編輯：黃飛