簡介

當今的信號處理系統(tǒng)普遍需要使用混合信號器件，例如模擬數(shù)字轉(zhuǎn)換器（ADC）、數(shù)字模擬轉(zhuǎn)換器（DAC）以及快速信號處理器（DSP）。為了處理寬動態(tài)范圍的模擬信號，高速高性能的ADC和DAC信號顯得更加重要。為了在惡劣的數(shù)字環(huán)境中保持模擬信號寬動態(tài)范圍和低噪聲，就要使用良好的高速電路設計技術(shù)，包括適當?shù)男盘栕呔€、去耦和接地。

在過去，“高精度，低速”電路一般被視為與所謂的“高速”電路不同。對于ADC和DAC，采樣速率（對于ADC來說）和更新速率（對于DAC來說）作為劃分所謂“高速”和“低速”的標準。但是，以下兩個例子表明，當今大多數(shù)信號處理芯片都是真正的“高速”芯片，而且必須作為高速器件對待才能保持其高性能。例如DSP和AD/DA芯片。 所有信號處理應用的采樣ADC（具有內(nèi)部采樣保持電路的ADC）都以相對高速的時鐘進行操作。該時鐘具有快速的上升和下降時間（一般為幾納秒），所以必須被視為高速器件，即使轉(zhuǎn)換速率可能低。例如，一個中速12位逐次逼近（SAR）ADC卻在10MHz的內(nèi)部時鐘上工作，而采樣速率僅為500 KSPS。 Σ-Δ ADC也需要高速時鐘，因為它們具有很高的過采樣率。

即使是高分辨率、所謂的“低頻”的工業(yè)測量Σ-Δ ADC（吞吐量為10 Hz至7.5 kHz）也在5MHz或更高的時鐘頻率下工作，來提供24位分辨率（例如，ADI公司的AD77xx -系列）。 更復雜的是，混合信號IC具有模擬和數(shù)字兩種端口，因此如何使用適當?shù)慕拥丶夹g(shù)就更加茫然。此外，混合信號IC有的具有相對較低的數(shù)字電流，而另一些具有高數(shù)字電流。許多情況下，兩種類型必須區(qū)分對待，才能實現(xiàn)最佳接地。 數(shù)字和模擬設計工程師傾向于從不同角度對待混合信號設備，本教程的目的是總結(jié)一種通用的接地原理，可以用于大多數(shù)混合信號設備，而無需知道其內(nèi)部電路的具體細節(jié)。

接地層和電源層

低阻抗、大面積接地層對于模擬電路和數(shù)字電路都是至關(guān)重要的。接地層不僅為了給高頻電流（高速數(shù)字邏輯產(chǎn)生的）一個低阻抗返回路徑，而且最大限度地減少EMI / RFI輻射。由于接地層的屏蔽作用，電路對外部EMI / RFI的敏感性也降低了。 ? 接地層還允許使用需要可控阻抗的傳輸線技術(shù)（微帶或帶狀線）來傳輸高速數(shù)字信號或模擬信號。 由于“母線(buss wire)”在大多數(shù)邏輯轉(zhuǎn)換等效頻率下具有阻抗，將其用作“地”完全不能接受。例如，#22標準導線具有約20 nH/英寸的電感。由邏輯信號產(chǎn)生的壓擺率為10mA/ns的瞬態(tài)電流，在此頻率下流經(jīng)1英寸該導線將形成200 mV的無用壓降： 對于具有2 V峰峰值范圍的信號，此壓降會轉(zhuǎn)化為約10%的誤差（大約3.5位精度）。即使在全數(shù)字電路中，這個誤差會導致邏輯電路噪聲裕量的顯著下降。

圖 1 ：流入模擬返回路徑的數(shù)字電流產(chǎn)生誤差電壓

圖1顯示了數(shù)字返回電流干擾模擬返回電流（頂部圖）的典型示例。接地路徑的導線電感和電阻由模擬和數(shù)字電路共享，這會造成相互影響，最終產(chǎn)生誤差。一個可能的解決方案是讓數(shù)字電路電流返回路徑直接流向GND REF，如底圖所示。這是“星型接地”或者叫單點接地的基本原理。在包含多個高頻返回路徑的系統(tǒng)中實現(xiàn)真正的單點接地是很困難的，因為單獨的電流返回路徑導線的物理長度會引入寄生電阻和電感，這不符合高頻電流的低阻抗接地原則。實際操作中，電流回路必須由大面積接地層組成，以便實現(xiàn)高頻電流下的低阻抗接地。如果無低阻抗接地層，則幾乎不可能避免上述共享阻抗，特別是在高頻下。

所有集成電路接地引腳應直接連接到低阻抗接地層，從而將串聯(lián)電感和電阻降至最低（意思是不要用什么IC座之類的東東）。對于高速器件，不推薦使用傳統(tǒng)IC插槽。即使是“小尺寸”插槽，額外電感和電容也可能引入無用的共享路徑，從而破壞器件性能。如果插槽必須配合DIP封裝使用，例如在制作原型時，個別“引腳插槽”或“籠式插座”是可以接受的。以上引腳插槽提供封蓋和無封蓋兩種版本（AMP產(chǎn)品型號5-330808-3和5-330808-6）。由于使用彈簧金屬觸點，確保了IC引腳具有良好的電氣和機械連接。不過，反復插拔可能降低其性能。

低頻和高頻的去耦

每個電源在進入PC板時，應通過大容量電解電容去耦至低阻抗接地層，并且電解電容緊靠電源端子。這樣可以將電源線路上的低頻噪聲降至最低。在每個獨立的模擬級，各IC封裝電源引腳需要局部僅針對高頻的濾波（意思就是我們常用的104電容旁路芯片，注意不是所有情況都用100nF的。20MHz以下用100nF，頻率越高電容要越?。?。

圖 2 ：局部高頻電源濾波器通過較短的低電感路徑（接地層）提供最佳濾波和去耦

圖2顯示了此方法，圖示左側(cè)為正確實施方案，右側(cè)為錯誤實施方案。左側(cè)示例中，典型的0.1 μF貼片陶瓷電容借助過孔直接連接到PCB背面的接地層，并通過第二個過孔連接到IC的GND引腳上。相比之下，右側(cè)的設置不太理想，給去耦電容的接地路徑增加了額外的PCB走線電感，使有效性降低。（有條件把貼片電容放在芯片背面正下方效果更好。）

所有的高速芯片（頻率大于10MHz）需要類似于圖2連接的旁路電容來實現(xiàn)好的性能。此處磁珠并非100%必要，但會增強高頻噪聲的隔離和去耦，通常較為有利。這里可能需要驗證磁珠會不會在IC處理高電流時飽和。 請注意，對于一些磁珠，即使在飽和發(fā)生之前，一些磁珠可能已經(jīng)非線性了，所以如果需要功率級以低失真輸出進行工作，這也應該被檢查驗證。

雙層和多層PCB

每個PCB至少應有完整的一層專用于接地。理想情況下，雙面電路板的一面應完全用于接地層，另一面用于互連。但在實際操作中，這不可能，因為必須去除部分接地層用于信號和電源的跨越、過孔和通孔。盡管如此，還是應盡可能節(jié)約面積，至少保留75%。完成初始布局后，請仔細檢查接地層，確保沒有隔離的接地“孤島”（類似死銅），因為位于接地“孤島”內(nèi)的IC接地引腳沒有通向接地層的電流返回路徑。另外應檢查接地層的相鄰大面積間有無薄弱連接，否則可能大幅降低接地層有效性。毫無疑問，自動布線技術(shù)一般不適合混合信號電路板的設計，因此強烈建議手動布線 由表面貼裝IC高密度集成的系統(tǒng)中有大量互連，必須使用多層電路板。這樣，至少一整層可專用于接地。簡單的4層電路板有內(nèi)部接地和電源層，外面兩層用于表面貼裝元件的互連。電源層和接地層彼此相鄰可以提供額外的層間電容（目前沒有任何分立元件可以實現(xiàn)層間電容的效果），有助于電源的高頻去耦。大多數(shù)系統(tǒng)中，4層也嫌不足，還需要其他層用于信號和電源的走線。

多卡混合信號系統(tǒng)

在多卡系統(tǒng)中，降低接地阻抗的最佳方式是使用“母板”PCB作為卡間互連背板，從而為背板提供連續(xù)接地層。PCB連接器的引腳應至少有30至40%專用于接地，這些引腳應連接到背板母板上的接地層。

圖 3 ：多點接地概念

最后，實現(xiàn)整體系統(tǒng)接地方案有兩種可能途徑： 1、背板接地層可通過多個點連接到機殼接地，從而擴散各種接地電流返回路徑。該方法通常稱為“多點”接地系統(tǒng)，如圖3所示。 2、接地層可連接到單個系統(tǒng)“星型接地”點（一般位于電源）。

第一種方法最常用于全數(shù)字系統(tǒng)，但可用于混合信號系統(tǒng)，前提是由數(shù)字電路產(chǎn)生的接地電流足夠低，并在大面積上擴散。PC板、背板、機殼都保持著低阻路徑。但是，在地面連接到金屬板機箱的地方進行良好的電氣接觸至關(guān)重要。這需要自攻螺釘（就是那種月擰越緊的常用尖頭螺絲）和咬合墊圈。機殼材料使用陽極氧化鋁（就是機殼表面鍍了一層氧化鋁，不導電）時必須特別小心，此時機殼表就是絕緣體了（意思此方法不可行了）。

第二種方法（“星型接地”）通常用于具有獨立的模擬和數(shù)字地面系統(tǒng)的高速混合信號系統(tǒng)，并且需要進一步討論。

串口的組成分離模擬和數(shù)字接地層

在使用了大量數(shù)字電路的混合信號系統(tǒng)中，最好在物理上分離敏感的模擬元件與多噪聲的數(shù)字元件。另外針對模擬和數(shù)字電路使用分離的接地層也很有利。避免重疊可以將兩者間的容性耦合降至最低。分離的模擬和數(shù)字接地層通過母板接地層或“接地網(wǎng)”（由連接器接地引腳間的一連串有線互連構(gòu)成），在背板上繼續(xù)延伸。如圖4所示，兩層一直保持分離，直至回到共同的系統(tǒng)“星型”接地，一般位于電源端口。接地層、電源和“星型”接地間的連接應由多個總線條或?qū)掋~織帶構(gòu)成，以便獲得最小的電阻和電感。每個PCB上插入背對背肖特基二極管，以防止插拔卡時兩個接地系統(tǒng)間產(chǎn)生意外直流電壓。此電壓應小于300 mV，以免損壞同時與模擬和數(shù)字接地層相連的IC。推薦使用肖特基二極管，它具有低電容和低正向壓降。低電容可防止模擬與數(shù)字接地層間發(fā)生交流耦合。肖特基二極管在約300 mV時開始導電，如果預期有高電流，可能需要數(shù)個并聯(lián)的二極管。某些情況下，磁珠可替代肖特基二極管，但會引入直流接地環(huán)路，在高精度系統(tǒng)中會很麻煩。

圖 4 ：分離模擬和數(shù)字接地層 接地層阻抗必須盡可能低，直至回到系統(tǒng)星型接地。兩個接地層間高于300 mV的直流或交流電壓不僅會損壞IC，還會導致邏輯門的誤觸發(fā)以及可能的閉鎖。

具有低數(shù)字電流的混合信號IC的接地和去耦

放大器和電壓參考等敏感模擬組件始終參考并解耦合到模擬地平面。低數(shù)字電流的ADC和DAC（以及其他混合信號IC）通常應該被視為模擬器件，并且也可以接地和解耦到模擬接地層。乍看之下，這一要求似乎有些矛盾，因為轉(zhuǎn)換器具有模擬和數(shù)字接口，且通常有指定為模擬接地(AGND)和數(shù)字接地(DGND)的引腳。圖5中的圖示有助于解釋這一表面困境。

圖 5 ：具有低內(nèi)部數(shù)字電流的混合信號 IC 的正確接地

同時具有模擬和數(shù)字電路的IC（例如ADC或DAC）內(nèi)部，地端口通常保持獨立，以免將數(shù)字信號耦合至模擬電路內(nèi)。圖5顯示了一個簡單的轉(zhuǎn)換器模型。將芯片焊盤連接到封裝引腳難免產(chǎn)生線焊電感和電阻，IC設計人員對此是無能為力的，心中清楚即可。快速變化的數(shù)字電流在B點產(chǎn)生電壓，且必然會通過雜散電容CSTRAY耦合至模擬電路的A點。此外，IC封裝每個引腳間約有0.2pF的雜散電容，同樣無法避免！IC設計人員的任務是排除此影響讓芯片正常工作。不過，為了防止進一步耦合，AGND和DGND應通過最短的引線在外部連在一起，并接到模擬接地層。DGND連接內(nèi)的任何額外阻抗將在B點產(chǎn)生更多數(shù)字噪聲，繼而使更多數(shù)字噪聲通過雜散電容耦合至模擬電路。

請注意，將DGND連接到數(shù)字接地層會在AGND和DGND引腳兩端施加VNOISE，帶來嚴重問題！ IC上的“DGND”名稱表示此引腳連接到IC的數(shù)字地，但并不意味著此引腳必須連接到系統(tǒng)的數(shù)字地。 這種安排確實可能給模擬接地層注入少量數(shù)字噪聲。但這些電流非常小，只要確保轉(zhuǎn)換器輸出不會驅(qū)動較大扇出（通常不會如此設計）就能降至最低。

將轉(zhuǎn)換器數(shù)字端口上的扇出降至最低，還能讓轉(zhuǎn)換器邏輯轉(zhuǎn)換少受振鈴影響，盡可能減少數(shù)字開關(guān)電流，從而降低耦合至轉(zhuǎn)換器模擬端口的可能。通過插入小型有損鐵氧體磁珠，如圖5所示，邏輯電源引腳(VD)可進一步與模擬電源隔離。轉(zhuǎn)換器的內(nèi)部瞬態(tài)數(shù)字電流將在小環(huán)路內(nèi)流動，從VD經(jīng)去耦電容到達DGND（此路徑用圖中粗實線表示）。因此瞬態(tài)數(shù)字電流不會出現(xiàn)在外部模擬接地層上，而是局限于環(huán)路內(nèi)。VD引腳去耦電容應盡可能靠近轉(zhuǎn)換器安裝，以便將寄生電感降至最低。這些去耦電容應為低電感陶瓷型，通常介于0.01 μF和0.1 μF之間。

小心處理ADC數(shù)字輸出

將緩沖寄存器放置在轉(zhuǎn)換器旁（如圖5所示）不失為好辦法，可將轉(zhuǎn)換器數(shù)字線路與數(shù)據(jù)總線上的噪聲隔離開。緩沖寄存器也有助于將轉(zhuǎn)換器數(shù)字輸出上的負載降至最低，同時提供數(shù)字輸出與數(shù)據(jù)總線間的法拉第屏蔽。盡管許多轉(zhuǎn)換器具有三態(tài)輸出/輸入，但此隔離寄存器依然代表著一種良好的設計方式。某些情況下，可能需要在模擬接地層上緊靠轉(zhuǎn)換器輸出添加額外的緩沖寄存器，以提供更好的隔離。 ADC輸出與緩沖寄存器輸入間的串聯(lián)電阻（圖5中標示為“R”）有助于將數(shù)字瞬態(tài)電流降至最低，這些電流可能影響轉(zhuǎn)換器性能。電阻可將數(shù)字輸出驅(qū)動器與緩沖寄存器輸入的電容隔離開。此外，由串聯(lián)電阻和緩沖寄存器輸入電容構(gòu)成的RC網(wǎng)絡用作低通濾波器，以減緩快速邊沿。 典型CMOS柵極與PCB走線和通孔結(jié)合在一起，將產(chǎn)生約10 pF的負載。如果無隔離電阻，1 V/ns的邏輯輸出壓擺率將產(chǎn)生10 mA的動態(tài)電流：

驅(qū)動10 pF的寄存器輸入電容時，500 Ω串聯(lián)電阻可將此輸出電流降至最低，并產(chǎn)生約11 ns的上升和下降時間： TTL型緩沖寄存器具有較高輸入電容，可明顯增加動態(tài)開關(guān)電流，應避免使用該類芯片。 緩沖寄存器和其他數(shù)字電路應接地并去耦至PC板的數(shù)字接地層。

請注意，模擬與數(shù)字接地層間的任何噪聲均可降低轉(zhuǎn)換器數(shù)字接口上的噪聲裕量。由于數(shù)字噪聲抗擾度在數(shù)百或數(shù)千毫伏水平，因此一般不太可能有問題。模擬接地層噪聲通常不高，但如果數(shù)字接地層上的噪聲（相對于模擬接地層）超過數(shù)百毫伏，則應采取措施減小數(shù)字接地層阻抗，從而將數(shù)字噪聲裕量保持在可接受的水平。任何情況下，兩個接地層之間的電壓不得超過300 mV，否則IC可能受損。 另外最好分離模擬與數(shù)字電路的電源，即使兩者電壓相同。模擬電源應當用于為轉(zhuǎn)換器供電。如果轉(zhuǎn)換器具有指定的數(shù)字電源引腳(VD)，應采用獨立模擬電源供電，或者如圖所示進行濾波。所有轉(zhuǎn)換器電源引腳應去耦至模擬接地層，所有邏輯電路電源引腳應去耦至數(shù)字接地層，如圖6所示。

圖 6 ：接地和去耦點

某些情況下，不可能將VD連接到模擬電源。一些較新的高速IC可能采用+5 V電源為模擬電路供電，而采用+3 V電源為數(shù)字接口供電，以便與3 V邏輯接口。這種情況下，IC的+3 V引腳應直接去耦至模擬接地層。另外建議將鐵氧體磁珠與電源走線串聯(lián)，以便將引腳連接到+3 V數(shù)字邏輯電源。 采樣時鐘發(fā)生電路應與模擬電路同樣對待，也接地并深度去耦至模擬接地層。采樣時鐘上的相位噪聲會降低系統(tǒng)SNR，下文將予以討論。

采樣時鐘注意事項

在高性能采樣數(shù)據(jù)系統(tǒng)中，應使用低相位噪聲振蕩器產(chǎn)生ADC（或DAC）采樣時鐘，采樣時鐘抖動干擾模擬輸入/輸出信號，并提高噪聲和失真的嚴重度。采樣時鐘發(fā)生器應與高噪聲數(shù)字電路隔離開，同時接地并去耦至模擬接地層，與處理運算放大器和ADC一樣。采樣時鐘抖動對ADC信噪比(SNR)的影響可用以下公式近似計算： 唯一的噪聲源來自均方根采樣時鐘抖動tj。注意，以上公式中的f是模擬輸入頻率。通過簡單示例可知，如果tj = 50 ps rms，f = 100 kHz，則SNR = 90 dB，相當于約15位的動態(tài)范圍。時鐘抖動對SNR的這一影響在教程MT-007中有詳細論述。不過，在大多數(shù)高性能ADC中，內(nèi)部孔徑抖動與采樣時鐘上的抖動相比可以忽略。 理想情況下，采樣時鐘振蕩器應參考分離接地系統(tǒng)中的模擬接地層。不過由于系統(tǒng)限制，此方法未必可行。許多情況下，采樣時鐘必須從數(shù)字接地層上產(chǎn)生的更高頻率、多用途系統(tǒng)時鐘獲得，接著必須從數(shù)字接地層上的原點傳遞至模擬接地層上的ADC。兩層之間的接地噪聲直接添加到時鐘信號，并產(chǎn)生過度抖動。抖動可造成信噪比降低，還會產(chǎn)生干擾諧波。

圖 7 ：從數(shù)模接地層進行采樣時鐘分配

通過使用圖7所示的小RF變壓器或高速差分驅(qū)動器和接收機IC，發(fā)射采樣時鐘信號作為差分信號，可在某種程度上解決此問題。許多高速ADC具有差分采樣時鐘輸入，更便于采用此方法。如果使用有源差分驅(qū)動器和接收機，應選擇ECL、低電平ECL或LVDS，從而將相位抖動降至最低。在+5 V單電源系統(tǒng)中，ECL邏輯可連接在地與+5 V (PECL)電源之間，并將輸出交流耦合至ADC采樣時鐘輸入。不管是哪種情況，原始主系統(tǒng)時鐘必須從低相位噪聲振蕩器產(chǎn)生，而不是DSP、微處理器或微控制器的時鐘輸出。 為了便于系統(tǒng)時鐘管理，ADI公司提供一系列時鐘產(chǎn)生和分配產(chǎn)品和全套鎖相環(huán)(PLL)方案。

混合信號接地混淆的起源：將單卡接地概念應用于多卡系統(tǒng)

大多數(shù)ADC、DAC和其他混合信號器件數(shù)據(jù)手冊是針對單個PCB討論接地，通常是制造商自己的評估板。將這些原理應用于多卡或多ADC/DAC系統(tǒng)時，就會讓人感覺困惑茫然。通常建議將PCB接地層分為模擬層和數(shù)字層。另外建議將轉(zhuǎn)換器的AGND和DGND引腳連接在一起，并且在同一點連接模擬接地層和數(shù)字接地層，如圖8所示。這樣就基本在混合信號器件上產(chǎn)生了系統(tǒng)“星型”接地。

圖 8 ：混合信號 IC 接地 ：單個 PC 板（典型評估 / 測試板）

所有高噪聲數(shù)字電流通過數(shù)字電源流入數(shù)字接地層，再返回數(shù)字電源；與電路板敏感的模擬部分隔離開。系統(tǒng)星型接地結(jié)構(gòu)出現(xiàn)在混合信號器件中模擬和數(shù)字接地層連接在一起的位置。該方法一般用于具有單個PCB和單個ADC/DAC的簡單系統(tǒng)，通常不適合多卡混合信號系統(tǒng)。在不同PCB（或適用情況的相同PCB）上具有數(shù)個ADC或DAC的系統(tǒng)中，模擬和數(shù)字接地層在數(shù)個點連接，使得建立接地環(huán)路成為可能，而單點“星型”接地系統(tǒng)則不可能。鑒于以上原因，單點接地方法不適用于多卡系統(tǒng)，上述方法應當用于具有低數(shù)字電流的混合信號IC。 ?

多卡系統(tǒng)中具有低數(shù)字電流的混合信號器件的接地

? 圖9總結(jié)了上述具有低數(shù)字電流的混合信號器件的接地方法。由于小數(shù)字瞬態(tài)電流流入去耦電容VD與DGND（顯示為粗實線）間的小環(huán)路，模擬接地層未被破壞。混合信號器件適合作為模擬元件的所有應用。接地層間的噪聲VN會降低數(shù)字接口上的噪聲裕量，但如果使用低阻抗數(shù)字接地層保持在300 mV以下，且一直回到系統(tǒng)星型接地，則一般無不利影響。

圖 9 ：具有低內(nèi)部數(shù)字電流的混合信號 IC 的接地 ：多個 PC 板

不過，Σ-Δ型ADC、編解碼器和DSP等具有片內(nèi)模擬功能的混合信號器件數(shù)字化集成度越來越高。再加上其他數(shù)字電路，使數(shù)字電流和噪聲越來越大。例如，Σ-Δ型ADC或DAC含有復雜的數(shù)字濾波器，會大量增加器件內(nèi)的數(shù)字電流。上述方法依靠VD與DGND間的去耦電容，將數(shù)字瞬態(tài)電流隔離在小環(huán)路內(nèi)。此處，如果數(shù)字電流太大，且具有直流或低頻成分，去耦電容可能因過大而變得不可行。在VD與DGND間的環(huán)路外流動的任何數(shù)字電流必須流經(jīng)模擬接地層。這可能會降低性能，特別是在高分辨率系統(tǒng)中。 多大的數(shù)字電流流經(jīng)模擬地會變得不可接受，這很難預測。目前我們只能推薦可能效果較好的替代方案。

多卡系統(tǒng)中具有高數(shù)字電流的混合信號器件的接地

圖10中顯示了適合高數(shù)字電流混合信號器件的替代接地方法。混合信號器件的AGND連接到模擬接地層，而DGND連接到數(shù)字接地層。數(shù)字電流與模擬接地層隔離開，但兩個接地層之間的噪聲直接施加于器件的AGND與DGND引腳間。為了成功實施本方法，混合信號器件內(nèi)的模擬和數(shù)字電路必須充分隔離。AGND與DGND引腳間的噪聲不得過大，以免降低內(nèi)部噪聲裕量或損壞內(nèi)部模擬電路。

圖 10 ：具有高數(shù)字電流的混合信號 IC 的替代接地法 ：多個 PC 板 圖10所示可選用連接模擬和數(shù)字接地層的肖特基二極管（背對背）或鐵氧體磁珠連接模擬地和數(shù)字地。肖特基二極管可防止兩層兩端產(chǎn)生大的直流電壓或低頻電壓尖峰。如果這些電壓超過300 mV，由于是直接出現(xiàn)在AGND與DGND引腳之間，可能會損壞混合信號IC。作為背對背肖特基二極管的備選器件，鐵氧體磁珠可在兩層間提供直流連接，但在高于數(shù)MHz的頻率下，由于鐵氧體磁珠變?yōu)殡娮?，會導致隔離。這可以保護IC不受AGND與DGND間直流電壓的影響，但鐵氧體磁珠提供的直流連接可能引入無用的直流接地環(huán)路，因此可能不適合高分辨率系統(tǒng)。 AGND與DGND引腳在具有高數(shù)字電流的特殊IC內(nèi)分離時，必要時應設法將其連接在一起。通過跳線或帶線，可以嘗試兩種方法，看看哪一種提供最佳的系統(tǒng)整體性能。

接地總結(jié)

沒有單一的一種接地方法能始終保證100%最佳性能！本節(jié)根據(jù)所考慮的特定混合信號器件的特性提出了幾種可能的選項。但在實施初始PC板布局時，提供盡可能多的選項會很有幫助。（比如設置一些連接點，實驗時測試連接上和斷開對系統(tǒng)的影響） PC板必須至少有一層專用于接地層！初始繪制電路板布局時就要保證非重疊的模擬和數(shù)字接地層，如果需要，應在多個位置提供焊盤和過孔，以便安裝背對背肖特基二極管或鐵氧體磁珠。提供焊盤和過孔也極為重要，需要時可以使用跳線將模擬和數(shù)字接地層連接在一起。目前，預測“多點”（單一接地層）還是“星型”接地（分離模擬和數(shù)字接地層）方法能提供最佳整體系統(tǒng)性能還很困難；因此，可能需要使用跳線對最終PC板做一些實驗。 如果感覺沒有信心，最好先分離模擬和數(shù)字接地層，以后再用跳線連接，而不要一開始就使用單一接地層，隨后又嘗試分離！

混合信號系統(tǒng)的一些通用的PC板布局指南

很顯然，仔細斟酌系統(tǒng)布局并防止不同信號彼此干擾，可以將噪聲降至最低。高電平模擬信號應與低電平模擬信號隔離開，兩者均應遠離數(shù)字信號。我們曾經(jīng)在波形采樣和重建系統(tǒng)中發(fā)現(xiàn)，采樣時鐘（數(shù)字信號）與模擬信號一樣易受噪聲影響，同時與數(shù)字信號一樣易于產(chǎn)生噪聲，因此必須與模擬和數(shù)字系統(tǒng)都隔離開。如果在時鐘分配中使用時鐘驅(qū)動器封裝，應僅有一個頻率時鐘通過單個封裝。在相同封裝內(nèi)的不同頻率時鐘間共享驅(qū)動器將產(chǎn)生過度抖動和串擾，并降低性能。 在敏感信號穿過的地方，接地層可發(fā)揮屏蔽作用。圖11顯示了數(shù)據(jù)采集電路板的良好布局，其中所有敏感區(qū)域彼此隔離開，且信號路徑盡量短。雖然實際布局不太可能如此整潔，但基本原則仍然適用。

圖 11 ：在 PCB 布局中應將模擬和數(shù)字電路分開

執(zhí)行信號和電源連接時有許多要點需要考慮。首先，連接器是系統(tǒng)中所有信號傳輸線必須并行的幾個位置之一，因此它們必須與接地引腳分開（形成法拉第屏蔽），以減少其間的耦合。 進行信號和電源連接時需要考慮許多要點。首先，連接器是系統(tǒng)中所有信號傳輸線必須并行的幾個位置之一，因此它們必須用接地引腳分開（形成法拉第屏蔽），以減少其間的耦合。（解釋一下這一段，連接器指的就是那種FPC排線一類的東東，這些信號中所有信號都是平行連接的，每隔一個信號線定義一個地線可以很好的隔離信號之間的干擾） 多接地引腳非常重要還有另一原因：可以降低電路板與背板間結(jié)點的接地阻抗。

對于新電路板，PCB連接器單一引腳的接觸電阻很低（10 mΩ水平），隨著電路板變舊，接觸電阻可能升高，電路板性能會受影響。因此通過分配額外PCB連接器引腳來增加接地連接很有必要（PCB連接器上所有引腳中約30至40%應為接地引腳）。出于同樣的理由，每個電源連接應有數(shù)個引腳，當然數(shù)量不必像接地引腳一樣多。 ADI公司和其他高性能混合信號IC制造商提供評估板來協(xié)助客戶進行初始評估和布局。ADC評估板一般包含片上低抖動采樣時鐘振蕩器、輸出寄存器和適當?shù)碾娫春托盘栠B接器。另外還有額外的支持電路，例如ADC輸入緩沖放大器和外部基準電壓。 評估板布局已針對接地、去耦和信號路徑進行優(yōu)化，可用作系統(tǒng)內(nèi)ADC PC板布局的模型。實際評估板布局通常由ADC制造商以電腦CAD文件形式（Gerber文件）提供。許多情況下，器件數(shù)據(jù)手冊都會提供各層的布局。

審核編輯：黃飛