工程師們在設(shè)計(jì)PCB電源分配系統(tǒng)的時(shí)候，首先把整個(gè)設(shè)計(jì)分成四個(gè)部分：電源(電池、轉(zhuǎn)換器或者整流器)、PCB、電路板去耦電容和芯片去耦電容。本文將主要關(guān)注PCB和芯片去耦電容。電路板去耦電容通常很大，大約是10mF或者更大，而且主要用于特定場合中。
設(shè)計(jì)一個(gè)去耦電容包括兩步。首先，根據(jù)電氣計(jì)算電容值，然后將電容放置在PCB上。確切地講，電容放在離數(shù)字芯片多遠(yuǎn)的地方合適？但人們常常忽略了PCB本身就是去耦設(shè)計(jì)的一部分。本文將討論在哪里電路板適合去耦設(shè)計(jì)。
去耦需求
基本上，電源通過一根導(dǎo)線向數(shù)字芯片提供能量。這個(gè)電源有可能離芯片比較“遠(yuǎn)”。電源線為5 英寸長的16 AWG的電線和4英寸長的20mil的走線并不少見。這些導(dǎo)線具有電阻、電容和感應(yīng)，這些都影響能量的傳送。電感和導(dǎo)線的長度成正比，是產(chǎn)生大多數(shù)質(zhì)量問題的原因。
走線需要著重考慮，因?yàn)樗鼪Q定了總的電感和電流流動的環(huán)路環(huán)路。這個(gè)環(huán)路環(huán)路能夠而且很可能會輻射電磁干擾(EMI)。
在芯片的旁邊放置一個(gè)小電源(比如電容)，能讓電容到芯片Vcc管腳之間的走線長度最小，從而減少環(huán)路面積。這能盡量減少由導(dǎo)線電感引起的電壓降問題。由于回路環(huán)路減小了，所以EMI也減小了。
直接把數(shù)字芯片U1連接到電源上意味著可能需要幾英寸的走線?？梢詫⒕哂屑纳姼蠰2和R2的電容C1插入到電路中離芯片比較近的地方，距離小于1英寸(圖1)。L3是C1 和 U1之間的導(dǎo)線電感。L1 和 R1是從電源到電容之間導(dǎo)線的寄生參數(shù)。?

這樣，可將走線長度減小到mil量級，將導(dǎo)線阻抗減小到可以應(yīng)用的程度。C2在這里非常重要，它決定電源必須供給多少電流。C2代表了U1的內(nèi)部負(fù)載和U1必須驅(qū)動的外部負(fù)載。當(dāng)S1關(guān)閉時(shí)，這些負(fù)載連接到電源，并馬上需要電流。
電感是電源和開關(guān)之間阻抗的主要來源。例如，對于10mil寬度的走線，電阻、電容和電感分別大約是0.02Ω/in，2 pF/in和20nH/in。這些是用于PCB板的走線(微帶線和帶狀線)和導(dǎo)線的典型數(shù)據(jù)。當(dāng)頻率大約高于100 kHz時(shí)，感抗jΩl是主要阻抗。
因此，增加C1具有兩個(gè)作用。一是它將減少開關(guān)期間，電源和芯片之間的導(dǎo)向電感。這將保護(hù)V1(也就是到U1上的Vcc) 不會減小到低于進(jìn)行正確電路操作的所需電壓值。另外，它可減小高頻電流流動的環(huán)路面積以及相應(yīng)的EMI。
因此，電容將V1保持住，但需要將V1保持多高呢？這個(gè)問題主要集中在器件的噪聲裕量，例如最小的電壓噪聲裕量VNmmin，這個(gè)噪聲裕量可以存在，并仍允許正確的電路運(yùn)行。(這有點(diǎn)難以計(jì)算，因?yàn)閷?shí)際值依賴于半導(dǎo)體的噪聲裕量，近似和電源電壓成正比。)根據(jù)圖1，正確的工作運(yùn)行意味需要滿足下面條件：
VNmmin ≥ VPS ? VZmax (1)
在該圖中，VZmax完全落在L3上。
電流I也需要考慮。簡單講，這是數(shù)字輸入所需要的電流，設(shè)計(jì)工程師必須確保它的供應(yīng)。因?yàn)樗撬璧淖畲箅娏?，Imax，因此電源和開關(guān)之間的最大阻抗Zmax不會大于：
|Zmax|≥(VZmax/Imax) (2)
從電源到芯片的線路是5英寸長的16-AWG導(dǎo)線和4 英寸長、20mil寬的走線，它將提供100nH的電感。在某些頻率f上，感抗將大于所能容忍的Zmax。這個(gè)頻率將通過變換電感的阻抗方程得到：
fmax = |Zmax|/2πL (3)
在這個(gè)頻率之上，C1不能提供足夠的電壓來滿足器件所需的噪聲裕量，信息也無法成功地傳輸。
去耦電容為PCB上的芯片提供“高頻”電流，而電源提供“低頻”電流。為確定電容的尺寸，先收集計(jì)算fmax所需的信息，在fmax頻率上電源供給的“低頻”電流開始下降。同時(shí)也需要U1負(fù)載所需的電流、能成功操作這些器件電壓以及轉(zhuǎn)換時(shí)間。
為獲得這些數(shù)值，需要考慮電容器的寄生成分。在轉(zhuǎn)換發(fā)生后的很短時(shí)間內(nèi)，U1的主要電源是去耦電容和它的寄生成分??等效串聯(lián)電阻(ESR)和等效串聯(lián)電感(ESL)。ESL包括導(dǎo)線電感和電容的電感兩個(gè)部分，前者是設(shè)計(jì)工程師試圖盡量減少的，后者則是必須容忍的。
為確定去耦電容的尺寸，首先確定數(shù)字N和U1必須驅(qū)動的容性負(fù)載。這個(gè)數(shù)字和下一個(gè)芯片的容性輸入以及電壓隨時(shí)間的變化決定了所需的最大電流?？捎檬煜さ墓絀=C×(dV/dt)確定電流，這里為：?

是在0V到VPS轉(zhuǎn)換期間電壓的最壞改變。注意在設(shè)計(jì)混合電壓部分的時(shí)候，要使用正確的電壓，比如3.3V/5V。
是邏輯器件U1脈沖轉(zhuǎn)換的上升時(shí)間。計(jì)算上升時(shí)間的方法有多種，因此使用最壞情況下的上升時(shí)間，或者是最快的上升時(shí)間?，F(xiàn)在負(fù)載下拉的電流必須來自去耦電容，所以用下式計(jì)算電容值：
C=I/(dV/dt) (5)
盡管我們現(xiàn)在已確定了去耦電容的值，但是還沒有完成設(shè)計(jì)。
電容布局
接下來，設(shè)計(jì)工程師必須確定把電容放在PCB什么位置。它需要放置在能夠最小化電容和芯片間走線電感的地方。電感同樣需要最小化，而不走線長度。當(dāng)把電容放到PCB上的時(shí)候，使電感而不是使走線長度長度最小化將允許更多的設(shè)計(jì)自由度。首先，設(shè)計(jì)工程師需要確定最大可用的走線長度來保持最大的設(shè)計(jì)自由度。
過程如下：設(shè)計(jì)工程師需要一個(gè)工作在fmax(式3)到某個(gè)最高頻率的電容。確定這個(gè)上界頻率需要理解理想的數(shù)字波形輸出和保持這個(gè)形狀到某種程度的必要性。這是信號完整性設(shè)計(jì)的一個(gè)小部分。
理想的數(shù)字電路傳輸一個(gè)矩形脈沖到下一個(gè)電路。實(shí)際上是無法實(shí)現(xiàn)矩形脈沖的，但是能實(shí)現(xiàn)梯形脈沖。檢查梯形脈沖的傅利葉序列，發(fā)現(xiàn)梯形脈沖由基頻和所有諧波組成。當(dāng)然，把所有的都加在一起，就可以實(shí)現(xiàn)原始的梯形脈沖。
但如果沒有把所有的諧波加在一起會怎么樣呢？如果只有最初的5個(gè)或者10個(gè)諧波相加會怎么樣呢？是否有足夠的諧波建立梯形脈沖而使輸入電路不容易察覺變化呢？事實(shí)證明，在大多數(shù)情況下，只把前面10個(gè)諧波相加就可以讓恢復(fù)出來的波形騙過大多數(shù)的電路，也就是說大多數(shù)的電路不會察覺變化。這就決定了設(shè)計(jì)去耦電容的時(shí)候需要處理的最高頻率。另一個(gè)建議的方法，是利用f=1/tr確定最高頻率，其中tr是脈沖上升時(shí)間。在這個(gè)頻率，諧波能量很小，并以40dB/decade的速度滾降。
現(xiàn)在可以確定最壞情況下電源電壓可容忍的變化，從而開始設(shè)計(jì)。對CMOS來說，這個(gè)數(shù)字就是噪聲預(yù)量VOH-VIH(從數(shù)據(jù)表上查這些值)。最壞情況下的變化為：
V = VCC(nominal)-(VOH+10%×VCC) (6)
10%即為電源的下降因子。
利用式6與電感的電流和電壓，確定最大可允許的電感L:
L=V/(dI/dt) (7)
其中，L是電容、走線、芯片的連接線和引線等所引入總的串聯(lián)電感，dI是最大電流變化，dt是電流的上升時(shí)間。
走線長度
對于兩個(gè)或更多個(gè)電容來說，它們平行連接到芯片電源輸入管腳上的走線長度是不同的，有效地走線長度決定了電容可以放到離芯片多遠(yuǎn)的地方。走線長度直接和走線的電感相關(guān)。因此，通過平行電感的公式可得到有效的走線長度，有效走線長度IE為：
IE＝(I1×I2)/(I1+I2) (8)
其中I1和I2是平行電容的走線長度。每個(gè)平行電容離開VCC 管腳的最大距離是IE。
一旦電容選定并放在PCB上，就要檢查什么地方會出現(xiàn)電容和寄生電感的。共振頻率可以通過下式得到：
f=1/2π=π√-LC (9)
其中L=IE SL + LTRACE。
超過這個(gè)頻率，電容迅速變?yōu)橐粋€(gè)電感。如果共振頻率發(fā)生在遠(yuǎn)低于10 * fpulse的頻率上，則要檢查設(shè)計(jì)，以采取折衷措施。
使用多個(gè)去耦電容
如果使用N個(gè)同等電容值的電容，總的ESL和ESR將減少到1/N(圖2)。當(dāng)連接電源和地之間電容的走線相等時(shí)，這是一個(gè)特殊的情況。同樣也假定電感之間的互耦合很小。N個(gè)具有同樣電容值的電容的阻抗曲線接近單個(gè)電容的曲線。?

如果采用N個(gè)不同電容值的電容，ESR和ESL會降低，但將在阻抗曲線引入一個(gè)共振峰值，并帶來嚴(yán)重的設(shè)計(jì)后果(圖3)。這里也再次假定走線長度相同。?

使用PCB
不要忘記PCB。忽視它幾乎免費(fèi)提供的諸多好處，將提高設(shè)計(jì)成本，增加額外的元件。這些額外的元件將占用額外的空間，降低總的可靠性并可能增加EMI。
式10給出了一組平行的電源層的阻抗公式。這只是串聯(lián)LRC電路的阻抗公式。只要PCB沒有開始像傳輸線一樣工作，這個(gè)公式就是有用的。換句話說，如果l<λ/20，那么它是有用的。其中l(wèi)是PCB的最大尺寸(對角線)，λ是和最高頻率有關(guān)的波長。
直到這一點(diǎn)，PCB阻抗幾乎是容性，并且能提供耦合電容截止頻率之上的所有需要的電流。因?yàn)镋SR非常小，寄生電感也非常小，因此PCB會在一個(gè)比較寬的頻率范圍呈現(xiàn)出很低的阻抗。
如果PCB具有兩個(gè)相鄰的電源和地層，那么它在設(shè)計(jì)中具有很好的內(nèi)部電容。用于并聯(lián)平面電容的計(jì)算公式可被用來確定PCB的電容：
C(pF)=ε(A/d)=0.225(εr /d)A (11)
上式的最后一部分在以英寸為單位的時(shí)候有效。其中，ε = ε0×εr，ε0是空氣的介電常數(shù)，為8.85 pF/m，er是電容板之間介質(zhì)的相對介電常數(shù)。對于FR4材料，er 等于4.5。A是電容板之間的面積，d是板之間距離。
實(shí)際上，對于PCB向VCC管腳輸入電流的能力，沒有一個(gè)上限的頻率限制。PCB的設(shè)計(jì)是一個(gè)復(fù)雜的題目，有許多可用的介質(zhì)來增加上限頻率。對于FR4材料，上限頻率范圍非常高，超過了2 GHz，這使得現(xiàn)在大多數(shù)汽車用PCB電路看起來上限頻率是無限的。實(shí)際上，上限頻率由PCB的最大尺寸l和最小波長λ決定。
不幸的是，在自動設(shè)計(jì)中PCB的總電容值是很小的。當(dāng)采用FR4作為電介質(zhì)，板間隔為20mil，具有固定電源和接地層電容時(shí)，PCB電容通常約為53 pF/平方英寸。4層板的FR4 PCB會有一定范圍的電介質(zhì)厚度。這種變化可以是來自制程變化、整個(gè)板所需的厚度、所需的彈性或者硬度、銅厚(這會影響電介質(zhì)厚度)以及擊穿電壓的要求。沒有特殊要求下的PCB介質(zhì)厚度變化幅度為0.5到0.8mm。
PCB電容的質(zhì)量通常很好優(yōu)秀，因?yàn)楹苌儆须姼?。就像前面所說，電感是電容器隨著頻率退化的主要原因。
電容的小尺寸是一個(gè)值得注意因素。PCB上能夠有效供應(yīng)電流的電容值一般要超過500 pF/平方英寸。在FR4板上獲得這個(gè)值是不可能的，因此需要特殊的PCB設(shè)計(jì)和材料。
EMC方面的好處
除了從良好設(shè)計(jì)的電源分配系統(tǒng)得到的信號完整性外，PCB也會帶來更低的EMI。正如前面所提到的，這主要是由于減小了環(huán)路面積。這以兩種方式表現(xiàn)。首先，法拉第定律指出，通過流過其他電路的電流，環(huán)路面積A將給電路中帶來電壓。
VINDUCED(V)=[(?AN/2πd)×(dI/dt)×cos(θ) (12)
同樣，在數(shù)字電路中，電流回路引起電磁場的簡化表達(dá)式表明較小的回路具有更低輻射：
E(V/m)=263×10-16×[f2A(I/r)] (13)
成本效益
設(shè)計(jì)良好的電源分配系統(tǒng)可以節(jié)省成本。式14給出了器件減少和成本降低之間的簡單關(guān)系。
至此，討論圍繞著向芯片提供電流。但是設(shè)計(jì)者可能希望限制流向芯片的電流。請記住，一個(gè)芯片只要有低于上限頻率(10 * fmax)，或者1/πtr的電流就能工作得很好。設(shè)計(jì)者不能接觸那些頻率上的任何電流。但是超過某個(gè)上限頻率，芯片可以在無電流下工作得很好。此外，因?yàn)槟切╇娏饔锌赡墚a(chǎn)生EMI，所以它們可以被抑制，從而減小EMI。
為限制電流，在去耦電容和芯片的VCC引線之間插入一個(gè)磁珠。在做這個(gè)之前，設(shè)計(jì)者必須知道他們不會使芯片缺少電流。