UOUT=1V的DC/DC變換器發(fā)展趨勢

1簡介

為了以更低的功耗獲得更高的速度和更佳的性能，半導(dǎo)體器件正在向1V工作電壓發(fā)展，這也對DC/DC變換器提出了更高的要求。由于便攜產(chǎn)品將率先采用1V工作電壓，因而對電源效率和功率密度的挑戰(zhàn)顯得更為嚴峻。除了需要增添更多的功能外，還需要延長電池的使用壽命，并縮小系統(tǒng)體積。隨著便攜系統(tǒng)內(nèi)部功能的增多，如更高的內(nèi)存，更快的處理速度，因特網(wǎng)訪問帶寬更高，對電源的要求也相應(yīng)提高。電源效率的改善則意味著新一代便攜系統(tǒng)需要承受指數(shù)級增長的電流，系統(tǒng)體積小，散熱能力差，更容易產(chǎn)生過熱。因此系統(tǒng)散熱成為令人關(guān)注的問題。在U_OUT=1V的電壓下維持較高的電效率是非常困難的。如果輸入和輸出電壓之間的差值增加，更難獲得高性能。為此，必須找到適合高性能、小體積、長時間運行便攜系統(tǒng)的方案。

筆記本電腦就是要求低工作電壓的便攜系統(tǒng)之一。這些系統(tǒng)的核心CPU的DC/DC應(yīng)用系統(tǒng)要求Uin=21V和U_OUT=1.3V，輸出電流通常高達15A，因而傾向于采用1V工作電壓來減少功率消耗。低功率的便攜系統(tǒng)可能會首先采用U_OUT=1V的電壓，如PDA這類手持便攜系統(tǒng)對功率耗散的增加極其敏感，這些裝置通常尺寸極小，隨著功能的不斷增加，散熱成為首先要解決的問題。

21V電源面臨的挑戰(zhàn)

許多便攜系統(tǒng)采用同步補償DC/DC拓撲結(jié)構(gòu)。但是，隨著輸出電壓不斷降低，以及輸入電壓與輸出電壓比值U_OUT/UIN的增加，設(shè)計高效變換器變得越發(fā)困難。由于U_OUT/U_IN與DC/DC變換器中功率MOSFET的負載周期成正比，輸出電壓降低得越多，同步FET（VT2）的導(dǎo)通時間便越長，開關(guān)損耗對控制FET（VT1）的影響就越大。目前，某些系統(tǒng)同步FET的負載周期已接近95％，控制FET接近5％。如果控制FET的負載周期進一步降低，將很難控制DC/DC變換器，而同步FET的導(dǎo)通時間也將增加。在某些情況下，要求同步FET的導(dǎo)通電阻非常低，以致必須使用兩個器件并聯(lián)，而不是傳統(tǒng)的一個器件。但是，隨著對功率密度要求的日益提高，系統(tǒng)體積的縮小又與增加器件相違。可見，功率半導(dǎo)體的優(yōu)化不僅包括改善功率密度、增加效率、減少器件數(shù)量、減小主板空間，還要減小主板設(shè)計的復(fù)雜性、減少設(shè)計工作量等。這些因素都將促進便攜系統(tǒng)向U_OUT=1V的工作電壓發(fā)展，從而必須改善系統(tǒng)功能，增加電池壽命和縮小體積。

3優(yōu)化功率半導(dǎo)體的1V電源性能

U_OUT=1V應(yīng)用的功率半導(dǎo)體器件，U_OUT/UIN控制FET的負載周期極低，因此對開關(guān)特性有特殊的要求。需要優(yōu)化的參數(shù)是開關(guān)電荷Qsw。開關(guān)過程中電荷的轉(zhuǎn)移會造成功率耗散，因此應(yīng)盡可能降低Qsw以減少開關(guān)損耗，減少整個裝置的損耗。減少Q(mào)sw和RDS（on）的目標(biāo)是降低整個品質(zhì)因數(shù)（FOM）。不過，減少這兩個參數(shù)會對其它參數(shù)造成影響，因而必須選擇最佳的硅平臺技術(shù)。

同步FET的負載周期非常長，峰值電流非常高，因此要盡可能降低RDS(on)，這是同步FET的一個重要品質(zhì)因數(shù)。當(dāng)控制FET開啟時，開關(guān)的電壓（控制FET的源極電壓，同步FET的漏極電壓）隨著dv/dt的比率增加不斷上升，dv/dt值可能上升得過快，導(dǎo)致與同步FET的寄生電容CGD耦合，從而在同步FET柵極產(chǎn)生電壓峰值。若這一峰值大于臨界電壓，同步FET將被開啟。由于控制FET及同步FET均被開啟，輸入電源就會被短路，這會大大損壞電路性能，并造成過熱及其它故障?？梢酝ㄟ^優(yōu)化同步FET的電荷比（QGD/QGS1<1） 來 避 免 Cdv/dt導(dǎo) 致 的 非 預(yù) 期 開 啟 。 QGS1是 前 柵 臨 界 電 荷 。

同步補償拓撲結(jié)構(gòu)也通過并聯(lián)肖特基二極管和同步FET來改善死區(qū)時間。死區(qū)時間是指FET開關(guān)信號間的內(nèi)部延遲，用來避免直通。由于肖特基的UF值低于FET自身二極管的管壓降，因而在死區(qū)時間內(nèi)導(dǎo)通過程中，電流通過肖特基，而不是同步FET的自身二極管。UF越低，對死區(qū)時間的影響就越大。并聯(lián)肖特基帶來的自感應(yīng)可能會造成肖特基UF值的升高，甚至抵消肖特基對FET自身二極管的優(yōu)勢，因而應(yīng)將肖特基自感應(yīng)控制在較低的水平，同時優(yōu)化印制電路板設(shè)計以最大限度地減少或消除雜散電感。

圖1同步補償DC/DC變換器拓撲結(jié)構(gòu)

圖2U_OUT=1VDC/DC變換器使用雙FETKY

4現(xiàn)有的1V電源方案

IR的雙FETKYTMIRF7901D1方案將所有功率半導(dǎo)體器件集成在單一的SO－8封裝內(nèi)，U_OUT=1V，工作效率超過85％，并可節(jié)省主板面積60％。從而使雙FETKY方案的功率密度得到大大改善。該器件完全優(yōu)化了MOSFET和肖特基半導(dǎo)體，適用于要求高達5A輸出電流的便攜系統(tǒng)的同步補償DC/DC變換器。

FETKY封裝設(shè)有連接控制FET、同步FET和肖特基二極管的互連結(jié)構(gòu)，因而簡化了電路板設(shè)計的復(fù)雜性，并有助于減少外部印制電路板占用面積和互連器件的雜散電感。與離散式方案相比，集成方案將主板占用空間降低了60％。

雙DualFETKY在1V操作環(huán)境下的峰值電路內(nèi)效率高達約87％，可解決低功率應(yīng)用的設(shè)計難題。

隨著1V工作環(huán)境從低功率便攜系統(tǒng)向高功率系統(tǒng)延伸，應(yīng)選擇真正優(yōu)化的功率半導(dǎo)體器件來增強系統(tǒng)性能。雙FETKY方案可改善低至Vout=1V的工作電壓的應(yīng)用系統(tǒng)的性能。

5圖片說明

圖1為同步補償DC/DC變換器拓撲結(jié)構(gòu)，深色部分為控制MOSFET（VT1）、同步MOSFET（VT2）和并聯(lián)肖特基二極管。每一器件都需要特別優(yōu)化，以獲得較高的電路效率。VT1要求低RDS（on）值和低的Qsw；VT2要求低RDS（on）及低的QGD/QGS1電荷比；肖特基要求低UF值。

雙FETKY為U_OUT=1V的應(yīng)用提供了較高的電路效率，峰值效率約為87％。圖2展示的是低功率便攜系統(tǒng)的電路性能，可以看出，U_OUT=1V時，負載功率損耗得以降低。