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　　本文所研究的電子系統(tǒng)認證芯片是基于硬加密技術采用專用集成電路(ASIC)設計的方法來實現(xiàn)的。由于ASIC上有特殊算法，PCB和一些硬件可能被復制，但是無法復制ASIC的加密數(shù)據(jù)，保密性更強。該芯片采用RSA加密算法，它是非對稱密鑰密碼體制的代表，其安全性在于找到兩個大素數(shù)p和q比較容易;但目前沒有有效的方法從p和q的乘積N中分解出p和q。有專家建議，普通公司使用1 024位的密鑰就可以保證資料的安全性，因此該系統(tǒng)認證芯片采用密鑰為1 024位的RSA加密算法。

　　該電子系統(tǒng)認證芯片采用SMIC 0.18μm 6層金屬工藝，在SoC Eneounter平臺上進行物理設計。為了了解整個芯片的布線擁塞程度和功耗的大概情況，進行正式設計之前，對該芯片進行預設計;通過預設計的結果分析芯片的布線擁塞情況，并對布局布線后的功耗進行預估。在分析預設計的基礎上，針對預設計中存在的問題對芯片進行詳細的電源規(guī)劃，為整個芯片設計出一個合理的供電網(wǎng)絡，使最終的設計實現(xiàn)面積優(yōu)化，并且滿足功耗、時序等要求。

　　1 功耗預估

　　預設計采用75%的利用率，對該電子系統(tǒng)認證芯片進行了粗略的布圖規(guī)劃，僅設計了寬度為10 μm的電源環(huán)。為了使芯片功耗的分析結果更接近實際，對該芯片進行了布局、時鐘樹綜合和詳細布線等步驟。在時序收斂的前提下，進行功耗分析，工作電壓VDD為1.8 V，得到芯片的總功耗為115.41 mW，包括開關功耗(Switehing Power)、內(nèi)部功耗(Internal Power)和泄露功耗(Leakage Power)。但是芯片中存在IRDrop違規(guī)(即芯片中的電壓降超過了5%VDD)，如圖1所示，左上角的對話框中列出了存在IR Drop違規(guī)的地方，具體位置在版圖中的深色區(qū)域。一般情況下，5%的電壓降會增大10%～15%的線延遲，會產(chǎn)生時序違規(guī)，使芯片處于不正常的工作狀態(tài)，因此，需要在后續(xù)設計中進行詳細的電源規(guī)劃。

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　　采用75%的利用率進行詳細布線后發(fā)現(xiàn)，版圖中的布線擁塞情況并不嚴重，Meta15和Meta16的布線資源均比較寬裕。一些研究表明，芯片成本與芯片面積的4次方成正比。為了降低成本，應盡可能減小芯片面積。經(jīng)過反復嘗試之后，確定芯片的利用率為80%，芯片內(nèi)核(Core)面積約為2.474 mm2，總面積約為3.5 mm2，比預設計時減小了約0.12 mm2。